Глинченко А.С. Принципы организации и программирования сигнальных процессоров ADSP-21xx (2000), страница 8

Такоесоединение особенно полезно для совмещенных кодеров/декодеров.Регистры управления автобуферизацией (DM(0х3FF3) для SPORT0 иDM(0х3FEF) для SPORT1) имеют следующие значения бит.Бит 0 RBUF − разрешение автобуферизации приема;Бит 1 ТBUF − разрешение автобуферизации передачи;Биты 3, 2 RMREG − номер регистра модификации адреса M автобуфераприема;Биты 6, 5, 4 RIREG − номер индексного регистра адреса I автобуфераприема;Биты 8, 7 TMREG − номер регистра модификации адреса M автобуферапередачи;Биты 11, 10, 9 TIREG − номер индексного регистра адреса I автобуферапередачи.Биты 15−12 для портов имеют различное значение.Для порта SPORT0:Бит 12 BIASRND − управления округлением со смещением;Бит 14 CLKODIS − разрешения CLKOUT.Для порта SPORT1:Бит 12 PUCR− перезапуск при подаче питания;Бит 13 PDFORCE − принудительный вход в режим пониженноймощности;Бит 14 XTALDELAY − задержка запуска процессора из режимапониженной мощности;Бит 15 XTALDIS − блокирование вывода XTAL в режиме пониженноймощности.Управление многоканальной режимом порта SPORT0 осуществляетсятакже через 32-битные регистры разрешения многоканального приема RX−16, RX 15−−0 и многоканальной передачи TX 31−−16, ТX 15−−0.

Каждый31−из них состоит из двух 16-битных регистров, размещенных по адресамDM(0х3FFA) − DM(0х3FF7). Каждый бит регистров соответствуетопределенному каналу; установка бита приводит к разрешению канала, т. е.процессор будет выбирать слово данных этого канала из 32-словного или 24словного блока данных. Нулевому биту соответствует нулевой канал, 12-мубиту − 12-й канал и т. д.458.5.

ПРИМЕР КОНФИГУРИРОВАНИЯ ПОСЛЕДОВАТЕЛЬНЫХ ПОРТОВВ приводимом ниже примере фрагмента программы SPORT0конфигурируется для внутренней генерации сигналов SCLK и кадровойсинхронизации и передачи 8-битных данных, сжатых по µ-закону. Этотипичные установки для работы с кодеком. SPORT1 конфигурируется длявнешне генерируемых сигналов SCLK и кадровой синхронизации, передачинесжатых 16-битных данных с автобуферизацией. Такие установкииспользуются для передачи данных в многопроцессорных системах.{ПРОГРАММА ИНИЦИАЛИЗАЦИИ SPORT}{Инициализация SPORT1}AX0=0x0017;DM(0x3FEF)=AX0;{Разрешение автобуферизации SPORT1}{автобуфер TX использует I0 и M0}{автобуфер RX использует I1 и M1}AX0=0x0017;DM(0x3FEF)=AX0;{внешние RFS, TFS}{требование RFS, TFS,}{нормальные кадры, без компресси,}{длина слова 16 бит}{Инициализация SPORT0}{Частота CLKIN=12.288 МГц, частота SCLK должна быть 2.048 МГц,кадровая частота 8 кГц}AX0=255;DM(0x3FF4)=AX0;AX0=2;DM(0x3FF5)=AX0;AX0=6B27;DM(0x3FF6)=AX0;{RFSDIV=255, частота кадров 8 кГц}{SCLK=2.048 МГц}{внутренние SCLK, RFS, TFS}{требование RFS, TFS,}{нормальный кадр, µ-сжатие,}{длина слова 8 бит}{Разрешение портов}IFC=0x1E;ICNTL=0;{Очистка всех ранних прерываний от SPORT}{запрещение вложенных прерываний}AX0=0x1C1F;DM(0x3FFF);{разрешаются оба SPORT и}{устанавливаются BWAIT и PWAIT}IMASK=0x1E;{разрешаются прерывания от SPORT}{КОНЕЦ ИНИЦИАЛИЗАЦИИ SPORT }468.6.

СОПРЯЖЕНИЕ ПОСЛЕДОВАТЕЛЬНОГО ПОРТА С АЦП И ЦАПФирма Analog Devices выпускает интегральные ЦАП и АЦП споследовательным вводом/выводом данных, которые могут непосредственноподключаться к последовательному порту сигнальных процессоров ADSP21xx.

Так, например, 16-битный ЦАП AD766 имеет 3 цифровых входа: LE,DATA, CLK и выход аналогового сигнала VOUT. Процессор внутреннегенерирует тактовые синхроимпульсы SCLK, которые подаются на вход CLKЦАП. Данные последовательно выводятся через вывод DT на вход DATAЦАП. На вход LЕ ЦАП подается сигнал кадровой синхронизации передачиTFS. В регистр управления порта (DM(0x3FF6) или DM(0x3FF2))записывается код 0х4Е0F, определяющий его необходимую конфигурацию(предлагается самостоятельно описать ее).С процессорами ADSP-21xx непосредственно совместим также 14битный АЦП AD7872.

Он имеет вход аналогового сигнала VIN, выходыцифрового интерфейса SDATA, SSTRB и SCLK, вход сигнала с частотойвыборок CONVST (начала преобразования) и вход управления CONTROL, накоторый подается напряжение –5 В. Вход CONVST соединяется с внешнимтаймером или неиспользуемым последовательным портом или с выводомфлага процессора, задающими частоту выборок (дискретизации) сигнала.Данные последовательно выводятся через выход SDATA АЦП на входпорта DR. Выходной сигнал SSTRB АЦП используется в качестве входногосигнала кадровой синхронизации приема порта RFS, также как выходнойсигнал АЦП SCLK в качестве входного сигнала тактовой синхронизациипорта SCLK.

В регистр управления порта (DM(0x3FF6) или DM(0x3FF2))записывается код 0х310F, определяющий необходимую конфигурациюиспользуемого порта (предлагается самостоятельно описать ее).КОНТРОЛЬНЫЕ ВОПРОСЫ1. Каковы основные компоненты структурной схемы последовательного порта и ихфункциональное назначение?2. Какова программная модель последовательного порта?3. Как осуществляется передача данных через последовательный порт?4. Как осуществляется генерация прерывания последовательного порта?5. Как осуществляется компандирование данных?6. Каковы основные особенности и свойства последовательных портов?7. Что такое режим автобуферизации и как он реализуется?8. Что такое многоканальный режим передачи?9. В чем заключается задача конфигурирования последовательных портов?10. Как осуществляется конфигурирование последовательных портов?11.

Каковы основные режимы работы последовательных портов?12. Как задается частота тактовой синхронизации портов?13. Как задается частота кадровой синхронизации портов?14. Как осуществляется управление автобуферизацией?15. Как осуществляется управление многоканальным режимом?4716. Приведите пример инициализации последовательных портов?17. В чем заключается альтернативная конфигурация порта SPORT1?18.

Как осуществляется сопряжение последовательных портов с АЦП и ЦАП?9. ИНТЕРФЕЙСЫ СИГНАЛЬНЫХ ПРОЦЕССОРОВ9.1. ОБЩАЯ КОНФИГУРАЦИЯ СИСТЕМЫ НА БАЗЕ ПРОЦЕССОРА ADSP-2181Под интерфейсом понимают различные программные и аппаратныесредства взаимодействия процессора с элементами системы. Их условноразделяют на системный интерфейс, интерфейсы ввода/вывода и памяти.Интерфейсные средства отличаются у разных процессоров семействаADSP-21xx. Поэтому далее они рассматриваются на примере одного издостаточно новых процессоров этого семейства ADSP-2181.

На рис. 10приведен пример общей конфигурации системы на базе данного процессора,иллюстрирующий его интерфейсные средства и возможности.Рис. 10. Пример реализации системы на базе процессора ADSP-218148К системному интерфейсу относятся линии и сигналы управленияпроцессора – сброса (RESET), синхронизации (CLKIN, XTAL, CLKOUT),флагов (FI, FO, FL0−2, PF0−7), запросов прерывания (IRQ0−2, IRQE, IRQL0,IRQL1), понижения потребляемой мощности PWD, PWDACK и др.Сопряжение процессора с внешними устройствами осуществляется черезпоследовательные порты и специальную область памяти ввода/вывода.Интерфейс памяти задает ее конфигурацию и обеспечивает управлениепамятью.

Для быстрого прямого доступа к внутренней и внешней памятислужат параллельные ПДП−порты.Процессор имеет также дополнительные выводы для подключениявнутрисхемного эмулятора EZ − ICE, не показанные на рис. 10.9.2. СИСТЕМНЫЙ ИНТЕРФЕЙСТактовая синхронизация процессора возможна как от внешнегоисточника (вход синхронизации CLKIN), так и от внутреннего приподключении к выводам CLKIN и XTAL кварцевого резонатора. Частотавнешнего и внутреннего источников для процессора ADSP-2181 в 2 разаниже его рабочей тактовой частоты (частоты командных циклов).

Привремени цикла 30 нс они составляют, соответственно, 16,67 и 33,33 МГц.Сигнал с частотой циклов процессора выводится на линию CLKOUT.Сигнал RESET, внешний или формируемый при включении питания,генерирует прерывание перезапуска процессора (restart), вектор которогорасположен по адресу 0х0000 памяти программ. После снятия сигнала взависимости от состояния вывода процессора MMAP начинается либовыполнение программы с адреса 0х0000, либо начальная загрузкапроцессора.

Повторная начальная загрузка возможна и с помощьюпрограммных средств. Для процессора ADSP-2181 она осуществляетсяустановкой бита BCR в регистре управления прямым побайтовым доступом кпамяти BDMA или установкой бита PUCR в регистре управления портаSPORT1, вызывающей повторную загрузку при выходе из режимапониженной мощности. После перезапуска или повторной загрузки всерегистры процессора устанавливаются в исходные состояния, описываемые в[1, 2, 6 ].Выводы входного флага FI используются для условного ветвленияпрограммы, а выводы программно управляемых выходных флаговпроцессора FO, FL0−2 и двунаправленные выводы входных/выходныхфлагов PF0−7 используются по усмотрению разработчика системы.Управление последними осуществляется через регистры, размещенные поадресам памяти DM(0x3FE6), DM(0x3FE5).Управление режимом понижения мощности осуществляется сигналом навыводе PWD или программно установкой бита PDFORCE регистра в памятиданных DM(0x3FEF), а также командой IDLE.

При этом потребляемаямощность может быть уменьшена до 1 мВт. Процессор выходит из состояния49пониженной мощности при изменении уровня сигнала PWD или приперезапуске. Процессор не должен входить в режим пониженной мощностиво время передачи данных через порт BDMA. Завершению передачисоответствует нулевое содержимое доступного для чтения регистра−счетчикаBWCOUNT этого порта. Вывод подтверждения состояния пониженноймощности PWDACK указывает, что на процессор не подается питание.9.3. ИНТЕРФЕЙС ПАМЯТИОбщая характеристика памяти сигнальных процессоровУ процессора ADSP-2181 имеются четыре отдельные области памяти:область внутренней и внешней памяти программ, внутренней и внешнейпамяти данных, внешней памяти с байтовой организацией (байтовой памяти)и памяти ввода/вывода.