Глинченко А.С. Принципы организации и программирования сигнальных процессоров ADSP-21xx (2000), страница 7

На практике не требуется самимвычислять n; редактор связей автоматически помещает циклический буферпо правильному адресу.Приводимый пример иллюстрирует вычисление адреса при модульнойадресации:Пусть I0 = 4, M0 = 1, L0 = 3, базовый адрес B = 4.Следующий адрес = (4+1-4) по модулю (3) + 4 = 5;Следующий адрес = (5+1-4) по модулю (3) + 4 = 6;Следующий адрес = (6+1-4) по модулю (3) + 4 = 4 и т. д.Модульная адресация данных применяется, как правило, в циклах,организуемых с помощью инструкции DO UNTIL.

Ниже приведен простойпример инициализации и исполнения такого цикла:37L0=10;Установка длины циклического буфераI0=^data_buffer;Загрузка указателяциклического буфераM0=1;Установка модифицирующего регистра дляприращения указателяCNTR=10;ЗагрузкасчетчикDO loop UNTIL CE;Задание повторения цикла до обнулениясчетчикаDM(I0,M0)=0;длиныспервымциклическогоадресомбуферавИнициализация/очистка циклического буфера…любаякоманда…Loop:команда……любаяКОНТРОЛЬНЫЕ ВОПРОСЫ1. Каковы основные компоненты структурной схемы генераторов адреса данных и ихфункциональное назначение?2. Какова программная модель генераторов адреса данных?3. Каково назначение индексных регистров генераторов адреса данных?4.

Каково назначение регистров модификации генераторов адреса данных?5. Каково назначение регистров длины буфера генераторов адреса данных?6. Какие режимы косвенной адресации поддерживают генераторы адреса данных?7. Что такое линейная косвенная адресация и как она задается?8. Что такое циклическая (модульная) адресация и как она задается?9. Что такое линейный и циклический буферы данных?10. Как определяется следующий адрес данных при циклической адресации?11. Для чего применяется модульная адресация?12.

Что такое битреверсная адресация и как она задается?13. Как используются генераторы адреса данных для косвенных переходов и вызововподпрограмм?14. Приведите примеры косвенной линейной и цикличекой адресации данных?386. УСТРОЙСТВО ОБМЕНА МЕЖДУ ШИНАМИ PMD − DMDДанное устройство соединяет 24-разрядную шину PMD и 16-разряднуюшину DMD, обеспечивая двунаправленный обмен данными между ними. Напрограммной модели процессора (рис.

11) оно представлено 8-битнымрегистром обмена PX, компенсирующим разницу в разрядностисоединяемых шин. Его содержимое всегда соответствует младшим битамисточника/приемника данных. Регистр может быть непосредственно записани считан инструкцией типа регистр − регистр, например: AX0=PX; Причтении PX старшие биты приемника (AX0) обнуляются.При чтении 24-битных данных из памяти программ в любой регистр,например, AX0 = PM(I4, M4); старшие 16 бит записываются в регистрприемник AX0, а младшие 8 бит автоматически сохраняются в регистре PX имогут быть в дальнейшем использованы. Аналогично, 16-битные данные излюбого регистра записываются в старшие 16 бит слова памяти, а младшие 8бит данных автоматически записываются из регистра PX: PM(I4, M4) = AX0;Если эти данные важны, то они должны быть предварительно записаны в PXс шины DMD.КОНТРОЛЬНЫЕ ВОПРОСЫ1. Каково назначение устройства обмена между шинами PMD и DMD?2.

Что такое регистр обмена PX, какова его разрядность?3. Чему соответствует содержимое регистра PX при передаче данных различнойразрядности?4. Как осуществляется обмен между памятью программ и данных с помощьюрегистра PX?7. ТАЙМЕРВ соответствии с блок-схемой рис. 8, таймер содержит два 16-разрядныхрегистра TCOUNT и TPERIOD и один 8-разрядный регистр TSCALE. Таймерактивизируется или блокируется установкой или сбросом бита 5 в регистресостояния режима MSTAT.Регистр TCOUNT является счетчиком таймера. Содержимое этогорегистра после инициализации таймера декрементируется в каждомкомандном цикле. Когда оно становится равным нулю, генерируетсяпрерывание. Затем регистр TCOUNT перезагружается значением,хранящимся в регистре TPERIOD и счетчик снова начинает свою работу.ВрегистресодержитсязначениекоэффициентаTSCALEмасштабирования, которое всегда на единицу меньше, чем количествоциклов между отрицательными приращениями значения в регистреTCOUNT.

TSCALE расширяет диапазон временных интервалов междупрерываниями (от 2 до 256 раз), но, соответственно, с пропорциональнымухудшением временного разрешения. Прерывание происходит через каждые(TPERIOD+1)*( TSCALE+1) цикловпроцессора.Интервалпервогопрерывания равен (TCOUNT+1)*( TSCALE+1) циклов.

Запись нового39значения в регистр TSCALE или TCOUNT сказывается незамедлительно.Изменение содержимого TPERIOD не сказывается до перезагрузки регистраTCOUNT.Регистры таймера представлены на программной модели процессора(рис. 11) как ячейки памяти данных с адресами 0х3FFD (TPERIOD), 0x3FFC(TCOUNT) и 0x3FFB (TSCALE).шина DMD (16 бит)81616TPERIODTSCALEЛогика Загрузки РегистаСчетчикаCLKOUTРазрешениеТаймераи ЛогикаМасштабированияДекрементTCOUNTНольПрерываниепо ТаймеруРазрешениеТаймераРис. 8. Блок-схема таймераВвиду отсутствия инструкции записи константы в память понепосредственному адресу, для инициализация таймера может бытьиспользован любой регистр процессора, считываемый на шину DMD,например:AX0 = 00FF; DM(0x3FFC) = AX0;AX1 = 01FF; DM(0x3FFD) = AX1;MX0 = 000F; DM(0x3FFB) = MX0;40КОНТРОЛЬНЫЕ ВОПРОСЫ1.

Каковы основные компоненты структурной схемы таймера и их функциональноеназначение?2. Какова программная модель таймера?3. В какие моменты времени осуществляется генерация прерывания таймера?4. Чему равны интервалы прерыавния таймера?5. Как осуществляется инициализация таймера?8. ПОСЛЕДОВАТЕЛЬНЫЕ ПОРТЫ8.1. БЛОК-СХЕМА ПОСЛЕДОВАТЕЛЬНОГО ПОРТАЧерез синхронные последовательные порты SPORT0, SPORT1осуществляется обмен данными сигнального процессора с внешнимиустройствами и прямое соединение процессоров в многопроцессорныхсистемах.На рис. 9 показана упрощенная блок-схема последовательного порта.Порт содержит регистры передачи и приема данных TX, RX, схемукомпандирования, передающий и приемный регистры сдвига, региструправления и внутренний тактовый генератор.

Порт имеет внешниеинтерфейсные линии передачи данных DT, приема данных DR,синхронизации передачи кадра TFS, синхронизации приема кадра RFS итактовых синхроимпульсов SCLK.8.2. ФУНКЦИОНИРОВАНИЕ ПОСЛЕДОВАТЕЛЬНОГО ПОРТАДанные, предназначенные для передачи, записываются через шину DMDиз внутреннего регистра процессора в регистр передачи TX. Эти данныемогут сжиматься в схеме компандирования, а затем по сигналу TFSавтоматически передаются в передающий регистр сдвига.

Из этого регистрабиты данных последовательно передаются на линию DT, начиная с самыхстарших бит, синхронно с тактовыми синхроимпульсами SCLK. Послепередачи старшего бита слова порт генерирует прерывание передачи. Приэтом становится возможной запись нового слова данных в регистр TXодновременно с продолжающейся передачей бит текущего слова. Вприемный регистр сдвига биты данных принимаемого слова начинаютпоступать по сигналу RFS также синхронно с тактовыми синхроимпульсами.После приема слова данные расширяются в схеме компандирования, а затемпередаются в регистр приема данных RX последовательного порта,генерирующего прерывание приема.418.3. ВОЗМОЖНОСТИ И СВОЙСТВА ПОСЛЕДОВАТЕЛЬНЫХ ПОРТОВК важнейшим особенностям и свойствам последовательных портовсигнального процессора относятся:независимость, т.

е. двунаправленность приема и передачи данных;двойная буферизация данных, сокращающая время обслуживания порта;программируемая длина слова передаваемых данных от 3 до 16 бит;тактовая внешняя или внутренняя синхронизация данных в широкомдиапазоне частот, начиная от нуля Гц;возможность работы без кадровой синхронизации слов и с кадровойсинхронизацией, с внутренними или внешними кадровыми сигналами, с ихвысоким или низким активным уровнем, с нормальным или альтернативнымрежимом кадровой синхронизации;шина DMD (16 бит)1616TXnРегистрПередаваемыхДанныхRXnРегистрПринимаемыхДанныхСхемаУпаковкиРаспаковки1616СдвиговыйРегистрПередатчикаСдвиговыйРегистрПриемникаУправлениеВнутреннийТактовыйГенераторDTDRRFSTFS SCLKРис. 9.

Упрощенная блок-схема последовательного портааппаратное компандирование данных по А- и µ-закону согласнорекомендациям МККТТ G.711;42наличие режима автобуферизации, в котором каждый последовательныйпорт может автоматически принимать и/или передавать в память целыйциклический буфер данных с затратами в один цикл на слово данных;автоматическая генерация прерываний по завершению передачи иприема слова данных или после передачи и приема целого буфера прииспользовании автобуферизации;поддержка многоканального (24 или 32 канала) режима передачи данныхчерез порт SPORT0 в режиме разделения времени;возможность альтернативной конфигурации − SPORT1 можносконфигурировать не как последовательный порт, а как приемник запросовпрерываний IRQ0, IRQ1 по линиям RFS1, ТFS1 и источник/приемниксигналов “Flag In”, Flag Out” по линиям DR1 и DT1 соответственно.8.4.

КОНФИГУРИРОВАНИЕ ПОСЛЕДОВАТЕЛЬНЫХ ПОРТОВКонфигурирование последовательных портов и управление имиосуществляется программно с помощью управляющих регистров,отображенных в карте памяти данных процессора.На программной модели процессора (рис. 11) последовательные портыпредставлены регистрами RX0, TXO, RX1, TX1, которые могут бытьнепосредственно записаны или считаны ассемблерной инструкцией(например, TX0=1234; AX0 = RX1;) и регистрами, размещенными по адресампамяти данных. Это регистры Сontrol (управления), SCLDIV, RFSDIV,Автобуфер для портов SPORT0 и SPORT1 и регистры разрешениямногоканальной передачи RX 31−16, RX 15−0, TX 31−16, TX 15−0 для портаSPORT0. Адреса этих регистров для обоих портов указаны на программноймодели.Работа последовательных портов разрешается установкой бит всистемном регистре интерфейса памяти (рис.

11), размещенном по адресуDM(0х3FFF). Установка бита 12 разрешает SPORT0, а установка бита 11 −SPORT1. Оба бита очищаются при сбросе, запрещая оба порта. Бит 10системного регистра определяет конфигурацию SPORT1. Если бит 10установлен, SPORT1 работает как последовательный порт, если сброшен, токак приемник сигналов прерывания IRQ0, IRQ1 и приемник/источниквходного FI и выходного FO флагов. После сброса процессора бит 10установлен.Биты регистров управления (Control) порта SPORT0(адресDM(0х3FF6)) в режиме одноканальной передачи и порта SPORT1 (адресDM(0х3FF2)) имеют следующие значения.Биты 0−3 SLEN определяют длину слова данных: длина слова = SLEN+1.Значения SLEN, равные 0 и 1, запрещены.Биты 5, 4 DTYPE определяют формат данных:00 − выравнивание по правому краю, самые старшие биты (при длинеслова меньше 16 бит) заполняются нулями;4301 − выравнивание по правому краю, самые старшие биты (при длинеслова меньше 16 бит) дополняются по знаку;10 − компандирование по µ-закону;11 − компандирование по А-закону;Бит 6 INVRFS − инвертирование сигнала кадровой синхронизацииприема (1− активный низкий уровень, 0 − активный высокий уровень);Бит 7 INFTFS − инвертирование сигнала кадровой синхронизациипередачи (1− активный низкий уровень, 0 − активный высокий уровень);Бит 8 IRFS − разрешение внутренней кадровой синхронизации приема (1− внутренняя, 0 − внешняя);Бит 9 IТFS − разрешение внутренней кадровой синхронизации передачи(1 − внутренняя, 0 − внешняя);Бит 10 TFSW − ширина сигнала кадровой синхронизации передачи(1−соответствующая нормальному кадровому режиму, 0 − альтернативному);Бит 11 TFSR − требование кадровой синхронизации передачи(1−каждого слова, 0 − только первого слова, далее без кадровой синхронизации);Бит 12 RFSW − ширина сигнала кадровой синхронизации приема(1−соответствующая нормальному кадровому режиму, 0 − альтернативному);Бит 13 RFSR − требование кадровой синхронизации приема (1− каждогослова, 0 − только первого слова, далее без кадровой синхронизации);Бит 14 ISCLK − генератор тактовой синхронизации внутренний, приISCLK=0 − внешний;Бит 15: для порта SPORT0 бит MCE −разрешение многоканальногорежима передачи (в одноканальном режиме MCE=0), для порта SPORT1 −бит вывода флага FO.В режиме многоканальной передачи некоторые биты регистрауправления (Control) порта SPORT0 имеют значения, отличающиеся отприведенных выше для одноканального режима:Бит 6 INVTDV − инвертирование передаваемых данных;Бит 9 MCL − длина блока при многоканальной передаче: 1 − 32 слова, 0− 24 слова;Биты 13−10 MFD − задержка кадровой синхронизации.Регистры SCLKDIV (DM(0х3FF5) для SPORT0 и DM(0х3FF1) дляSPORT1) деления тактовой частоты процессора на выводе CLKOUTопределяют значения частоты тактовых синхроимпульсов каждого из портовв соответствии с выражением:частота SCLK=частота CLKOUT/2*(SCLKDIV+1).Регистры RFSDIV (DM(0х3FF4) для SPORT0 и DM(0х3FF0) дляSPORT1) деления частоты тактовых синхроимпульсов SCLK (внутренних ивнешних) определяют значения частоты внутренне генерируемых сигналов44кадровой синхронизации приема для каждого из портов в соответствии свыражением:частота RFS=частота SCLK/(RFSDIV+1).Внутренний сигнал RFS может быть подключен также ко входу TFS тогоже последовательного порта для одновременного приема и передачи данных;при этом TFS нужно установить как внешне генерируемый сигнал.