Глинченко А.С. Принципы организации и программирования сигнальных процессоров ADSP-21xx (2000), страница 3

4. В умножителеимеется два входных порта Х и Y разрядностью 16 бит и порт выводарезультата Р разрядностью 32 бита. Результат разрядностью 32 битапередается в 40-разрядный сумматор/вычитатель, который прибавляет иливычитает новый результат из содержимого регистра умножителя МR илипередает новый результат прямо в МR.Регистр МR имеет разрядность 40 бит и состоит из трех регистровменьшейразрядности: МRО и МR1 разрядностью 16 бит и МR2разрядностью 8 бит.Сумматор/вычитатель имеет разрядность, большую чем 32, чтобыпредотвратить переполнение при выполнении серии операций умножениянакопления.Порт ввода Х может принимать данные либо из входных регистров МХ− МХО и МХ1, либо из любого регистра по R-шине (шине результатов).Запись в регистры МХ0, МХ1 и считывание из них может производиться сшины DMD.

Порт ввода Y может принимать данные либо из регистровМY0, МY1, либо из регистра МF. Запись в регистры МYО и МY1 исчитывание с них может производиться с шины DMD, а запись также можетбыть произведена и с шины PMD. Считывание из этих регистров на шинуPMD возможно только через устройство обмена данными между шинамиDMD и PMD.Выходное значение умножителя-аккумулятора поступает либо в регистрМF, либо в регистр сумматора-вычитателя МR. МF является регистромобратной связи и позволяет использовать биты результата 16–31 в качествевводимых через порт Y данных в последующем цикле. Каждый из регистров:МR0 (биты 0–15 MR), МR1 (биты 16–31 MR) и МR2 (биты 32–39 MR),образующих MR, может загружаться непосредственно с шины DMD ипередавать данные либо на шину DMD, либо на R-шину.14шина PMD24шина DMD1616 (старшие)MUXMXрегистры2x16MYрегистры2x161616MUXMUXXYУМНОЖИТЕЛЬP40MFрегистр32СЛОЖЕНИЕ / ВЫЧИТАНИЕR1R2MUXMUX816MR2регистрMR1регистрMVR016MUX16MR0регистрMUXшина R16Рис.

4. Блок-схема умножителя-накопителя158-разрядный регистр МR2 привязан к младшим 8 битам этих шин. КогдаМR2 передает данные на шину DMD или R-шину, происходит добавлениезнаковых бит для формирования 16-разрядной величины. Регистр МR1 такжеимеет возможность автоматического добавления знаковых бит.

Когда МR1загружается с шины DMD, каждый бит регистра МR2 устанавливается какзнаковый бит (самый старший бит) МR1; таким образом, МR2представляется как добавление к МR1. Чтобы загрузить в МR2 значение,отличное от этих дополнительных бит знака МR1, следует загружать МR2,после того как МR1 был уже загружен.Загрузка МRО не влияет на содержимое МR2 и МR1; при загрузке МRОдобавления знаковых бит не происходит.Запись и считывание из любого регистра, связанного с умножителемнакопителем, может осуществляться в одном и том же цикле. Считывание изрегистров происходит в начале цикла, а запись в регистры – в конце цикла.Это позволяет регистру ввода обеспечивать умножитель операндом в началецикла и обновлять свое содержимое следующим операндом из памяти вконце этого же цикла.

Это также позволяет сохранить содержимое регистрарезультатов в памяти и обновлять его новым результатом в течение этого жецикла.В умножителе, как и в АЛУ, имеются два ряда регистров MR, MF, MX,MY − основной и теневой (рис. 4). В любой определенный момент временидоступен только один ряд. Дополнительный ряд регистров может бытьактивизирован для чрезвычайно быстрого контекстного переключенияпрограммы без передачи текущих состояний в ЗУ.Выбор основного или альтернативного ряда регистров определяетсябитом 0 в регистре состояния режима процессора МSТАТ. Если этот битравен 0, то выбран основной ряд, если он равен 1 – альтернативный рядрегистров.Программно доступные регистры MX0, MX1, MY0, MY1, MR (MR2,MR1, MR0) и МF основного и теневого ряда представляют умножительнакопитель на общей программной регистровой модели процессора(рис.

11).Стандартные функцииУмножитель-накопитель реализует следующие функции:R = X*YУмножение операндов X и YR = MR + X*YУмножение операндов Х и Y и сложение результата ссодержимым регистра МRR = MR – X*YУмножение операндов Х и Y и вычитаниеполученного результата из содержимого регистра МRMR = 0Обнуление содержимого регистра MR16Возможны два режима для стандартной операции умножения снакоплением: режим умножения дробных чисел (в формате 1.15) и целыхчисел (в формате 16.0).В режиме умножения дробных чисел результат P разрядностью 32 битарегулируется по формату, т.е.

дополняется по знаку и сдвигается на 1 битвлево перед добавлением к содержимому регистра MR. Например, бит 31результата Р выравнивается до бита 32 регистра MR (т.е. бита 0 регистраMR2). Самый младший бит содержит 0. Формат результата выглядитследующим образом:|Знак Р||Выход умножителя Р|31|31|31|31|31|31|31|31|30|29|28|27|26|25|….|20|19|18|17|16|15|14|13|…… |1|0|| 7| 6 | 5 | 4 | 3 | 2 | 1 | 0|15|14|13|12|11|10|….| 5 | 4 | 3 | 2 | 1 | 0 |15|14|……..|2|1|0||MR2|MR1|MR0|В режиме умножения целых чисел содержимое регистра Р разрядностью32 бита не сдвигается перед добавлением его к содержимому регистра MR.Режимы умножения дробных и целых чисел задаются значениями бита 4регистра состояния режима процессора MSTAT, равными, соответственно, 01и 1.

В обоих режимах результат умножения Р помещается в 40-разрядныйсумматор-вычитатель, в котором новое значение результата добавляется ктекущему значению регистра МR и в итоге получается конечный результат Rразрядностью 40 бит.Форматы ввода данныхЧтобы обеспечить умножение с повышенной точностью, при вводеоперандов Х и Y в умножитель возможны любые комбинации чисел вдополнительном коде и в беззнаковом формате.Режим "знаковый * знаковый" (SS) используется при умножении двухзнаковых чисел с одинарной точностью или старших слов двух знаковыхчисел с повышенной точностью.Режимы "беззнаковый * знаковый" (US) и "знаковый *беззнаковый" (SU)используются при умножении старших бит одного знакового числа сповышенной точностью на младшие биты другого, или при умножениизнакового числа с одинарной точностью на беззнаковое число с одинарнойточностью.Режим "беззнаковый * беззнаковый" (UU) используется при умножениибеззнаковых чисел с одинарной точностью или всех бит, кроме старших,двух знаковых чисел с повышенной точностью.Форматы операндов записываются как часть инструкции и выбираютсядинамически из каждой инструкции умножителя.17Источниками-приемниками данных умножителя являются:Источники вводаданных в порт XИсточники вводаданных в порт YНаправление выводаданных через порт PMX0, MX1MY0, MY1MR (MR2, MR1, MR0)ARMFMFMR0, MR1, MR2SR0, SR1Инструкция MAC на языке ассемблера, например, умножения снакоплением двух знаковых чисел записывается следующим образом:MR = MR + MX0*MY0 (SS);Переполнение и насыщение умножителяСумматор/вычитатель генерирует сигнал переполнения МV, которыйзагружается в арифметический регистр состояний АSTAТ каждый раз, когдавыполняется операция умножителя.

Бит МV устанавливается тогда, когдарезультат накопителя, интерпретируемый как число в дополнительном коде,выходит за пределы 32-разрядной (МR1/МR2) границы. Таким образом, МVустанавливается, если старшие восемь бит МR не являются все нулями илиединицами.В регистре МR предусмотрен режим насыщения, благодаря которомуМR устанавливается на максимальное положительное или отрицательноезначение при переполнении или потере значащих разрядов.

Операциянасыщения зависит от бита состояния переполнения МV в арифметическомрегистре состояний АSТАТ и от самого старшего бита регистра МR2:MVСтарший битMR2Содержимое MRпосле насыщения00 или 1нет изменений10MR=007FFFFFFFПримечаниеСамое большоеположительное значение11MR=FF80000000Самое большоеотрицательное значениеОперация выполняется под управление условной команды насыщения IFMV SAT и действительна только в течение одного цикла.

Используется, какправило, по завершении последовательности умножений с накоплением, так,чтобы промежуточные переполнения сумматора не приводили к насыщениюрегистра MR.При переполнении за самый старший бит МR2 безвозвратно теряетсязнаковый бит результата и при насыщении может получиться неверное18значение. Но для достижения такого события требуется более 255переполнений типа MV.Режим округленияВ сумматоре имеется возможность округления 40-разрядного результатаR на границе между 16 и 15 битами. Округление может быть задано как частькода команды (RND).

Округленное выходное значение направляется либо врегистр MR, либо в регистр МF. При округлении с выводом результата врегистр MF содержимое этого регистра представляет собой округленный16-разрядный результат. Аналогичным образом, при выборе МR в качестверегистра вывода округленный 16-разрядный результат содержится в МR1;округленное значение в МR1 отражается и на содержимом МR2; МR1 иМR2 содержат в этом случае округленный 24-разрядный результат.В сумматоре используется способ округления с нулевым (вматематическом ожидании) смещением [1, 2].Пример инструкции MAC с округлением результата имеет вид:MR = MR − MX1*MY1 (RND);3.4.

УСТРОЙСТВО ЦИКЛИЧЕСКОГО СДВИГАФункции и блок-схема устройства циклического сдвигаУстройство сдвига (SHIFTER) обеспечивает полный набор функцийсдвига для 16-разрядных входных значений, в результате чего на выходеполучается 32-разрядный результат.Блок-схема устройства сдвига приведена на рис. 5. Она включает: массивсдвигателей, логику управления OR/PASS, определитель (детектор) порядка,устройство сравнения порядков и набор регистров.Массив сдвигателей функционально представляет собой регистрциклического сдвига размером 16 на 32 бита. В него вводится 16-разрядноезначение, которое он может поместить в любую позицию 32-битногорезультата от крайней правой до крайней левой за один цикл в соответствииуправляющим кодом С и опорными сигналами (модификаторами) HI/LO.Ввод данных в массив и определитель порядка производится с регистраввода устройства сдвига SI разрядностью 16 бит или с регистров AR, SR илиMR по R-шине.

Запись в регистр SI осуществляется с шины DMD, накоторую возможно и его считывание.Регистр результата устройства сдвига SR имеет разрядность 32 бита иразделяется на два 16-разрядных регистра SR0 и SR1. Загрузка в регистрыSR0 и SR1 может производиться с шины DMD, а вывод результата – либо нашину DMD, либо на R-шину. Регистр SR также имеет обратную связь слогическим устройством OR/PASS для обеспечения операций сдвига сдвойной точностью.Регистр экспоненты (порядка) SE разрядностью 8 бит содержит значениепорядка числа с плавающей точкой во время операций нормализации и19денормализации. Он может быть считан или записан по 8 младшим разрядамшины DMD.Регистр SB, имеющий разрядность 5 бит, используется для операций сблочной плавающей точкой, во время которых в нем содержится значениеблочного порядка, т.

е. значение, на которое должен произойти сдвиг длянормализации самого большого числа в блоке чисел. Регистр считывается изагружается с 5 младших бит шины DMD.Запись в любой из регистров SI, SE или SB и считывание из них могутбыть выполнены за один цикл. Считывание из регистров производится вначале цикла, а запись в них − в конце цикла. Это также позволяет сохранятьсодержимое регистра результата в памяти и обновлять его новымрезультатом в течение того же цикла.В устройстве сдвига имеется еще второй (теневой) ряд регистров SE, SB,SI, SR1 и SR0, который показан на рис. 5 за основными регистрами.Дополнительный ряд регистров может быть активизирован для быстрогоконтекстного переключения.Выбор основного или альтернативного ряда регистров определяетсябитом 0 в регистре состояния режима процессора MSTAT.