КМ-1. Комбинационные логические схемы. Лабораторная работа. + КМ-2. Комбинационные функциональные узлы и устройства. Лабораторная работа.

☑️ Готовая работа - КМ-1. Комбинационные логические схемы. Лабораторная работа. + КМ-2. Комбинационные функциональные узлы и устройства. Лабораторная работа. по курсу Схемотехника

📚 Услуги для ИДДО (жми на нужную ⬇️ ):
➡️ Любой тест в ИДДО | Любой КМ | Любой предмет | Сессия под ключ | Практика | ВКР (Диплом) ⬅️

Остались вопросы? Скорее пиши ➡️ Написать эксперту

➡️ Готовые работы по курсу ⬅️
▶️ Помощь с работами по курсу ◀️

Задание:

Лабораторная работа №1
Комбинационные логические схемы
Задание 1. Освоение системы ДИИДС .Изучите краткое руководствопо системе ДИИДС d–DcS ( см. Приложение в конце этого сборника ). 1.1.Постройте модель вентиля НЕ (инвертор) 1.2.проведите анимацию 1.3.получите временные диаграммы (в отчете все это должно быть) 1.4.определите задержку элемента 1.5.постройте модель пользовательского блока из двух вентилей НЕ, соединенных последовательно, выполните для нее пункты 1.3 и 1.4, 1.6.получите генерируемый ДИИДС vhdl код модели вентиля НЕ.
Задание 2. Изучение функций логических элементов и их ДИИДСмоделей . Булевские таблицы истинности логических функций (операций) НЕ– NOT, И–AND, НЕ_И–NAND, ИЛИ–OR, НЕ_ИЛИ–NOR, ИСКЛЮЧИТЕЛЬНОЕ_ИЛИ–XOR, ИСКЛЮЧИТЕЛЬНОЕ_НЕ_ИЛИ– XNOR представлены на рис.1.3.
Задание 3. Изучите задержку и инерциальные свойства модели вашего элемента(см. задание 2),инерциальные - подавая сигналы длительностью меньшей, чем задержка элемента

Часть 2 . ПРОЕКТИРОВАНИЕ КОМБИНАЦИОННЫХ ЛОГИЧЕСКИХ СХЕМ С ПРИМЕНЕНИЕМ БУЛЕВОЙ АЛГЕБРЫ
Задание 1. Постройте схему (рис.2.1), реализующую функцию 3И(AND3) на вентилях 2И( AND2) и ее тест стенд. Т.е добавьте источники входных сигналов и средства наблюдения выходных. Для нашего случая это двухуровневая схема из двух вентилей 2И, длина критического пути которой равна 2.
Задание 2. Постройте схему, реализующую функцию Y=F(A,B,C,D), соответствующую варианту задания и проверьте ее моделированием (табл. 2.4, в двоичном алфавите, для всех возможных комбинаций сигналов на входах). Определите задержку и количество оборудования. Получите VHDL код.
Задание 3.Проектирование устройств с применением Программируемых Логических Матриц (ПЛМ). Программируемые логические интегральные схемы (ПЛИС) - это одно из перспективных направлений развития элементной базы. Прототипами современных ПЛИС являлись микросхемы ПЛМ – программируемые логические матрицы (PLA–Programmable Logic Array) и ПМЛ – программируемые матрицы логики (PAL–Programmable Array Logic). ПЛМ – комбинационная схема, которая имеет N входов и M выходов. Пример- входы IN и выходы OUT на рис 2.3. Она состоит из двух блоков– матрицы И и матрицы ИЛИ (рис.2.3), а так же входных и выходных буферов. Матрица И представляет собой совокупность из К штук 2*N– входовых схем И, образующих строки матрицы (термы). На стро- 13 ки из входных буферов поступают прямые и инверсные значения внешних входов ПЛМ. Выходы каждой из этих строк можно соединить с входами К– входовых схем ИЛИ, образующих столбцы матрицы ИЛИ, их М штук. Выходы этих схем ИЛИ и являются выходами ПЛМ.Задание 1. Изучение встроенных в DEEDS блоков дешифраторов на примере дешифратора 2–4. Построить его таблицу истинности и измерить по временной диаграмме задержки при изменении разрешающего сигнала E для четных вариантов и информационных входов A0, A1 для нечетных вариантов. Получить VHDL описание.
Задание 2. Постройте дешифратор каскадированием из более простых (табл.1.2). Проверьте его работоспособность, получите временные диаграммы для всех комбинаций входных сигналов в соответствии с заданием.

Часть 2 ИЗУЧЕНИЕ И ПРОЕКТИРОВАНИЕ АРИФМЕТИКО–ЛОГИЧЕСКИХ УСТРОЙСТВ
Задание 1. Постройте схему двоичного одноразрядного сумматора в элементном базисе И,ИЛИ,НЕ, XOR, проверьте ее моделированием, определите задержку, получите vhdl код. На рис. 2.2 представлены его УГО и таблица истинности логической функции, где А, В, С ‒ входы, S – выход суммы, Ci–перенос в следующий разряд.
Задание 2. Построить схему двухразрядного сумматора с последовательным переносом из двоичных одноразрядных сумматоров- блоков ДИИДС типа FULL ADDER, проверить функцию и измерить задержку.
Задание 3. Изучение преобразования кодов. а) Исследовать работу блока COMPLEMENTOR- преобразователя кодов ДИИДС (получение дополнительного и обратного кодов из табл. 2.2).
Задание 4. Требуется построить и проверить схему простого АЛУ варианты см. в табл. 2.1 и 2.2. Входные данные– коды А и В – 4х разрядные числа со знаком из табл. 2.1, Код операции COP– 4 разряда, коды для АЛУ выбираются из табл. 2.2. Коды операций(СОР): 0000– сложение,0001 –вычитание , 1001 И, 0010– ИЛИ, 0011– НЕ, 0100– И–НЕ, 0101– ИЛИ–НЕ, 0111– XOR, 1000– XNOR. Отрицательные числа подавать с преобразователя в дополнительном коде. Получить временную диаграмму и VHDL описание.