Лабораторная работа: КМ-2. Комбинационные функциональные узлы и устройства вариант 3
Описание
Содержит ЛР и файлы схем.
Часть 1
ТИПОВЫЕ ФУНКЦИОНАЛЬНЫЕ УЗЛЫ КОМБИНАЦИОННЫХ ЛОГИЧЕСКИХ УСТРОЙСТВ – ШИФРАТОРЫ, ДЕШИФРАТОРЫ, МУЛЬТИПЛЕКСОРЫ, ДЕМУЛЬТИПЛЕКСОРЫ
Задание 1. Постройте и проверьте моделированием схему дешифратора 1–2.
Задание 2.Изучение встроенных в DEEDS блоков дешифраторов на примере дешифратора 2–4. Построить его таблицу истинности и измерить по временной диаграмме задержки при изменении разрешающего сигнала E для четных вариантов и информационных входов A0, A1 для нечетных вариантов. Получить VHDL описание.
Задание3.Постройте дешифратор каскадированием из боле простых (табл.3.2).Проверьте его работоспособность .
Таблица 3.2
Варианты каскадирования дешифраторов для задания 3
-
№
функция
1
Постройте схему дешифратора 3‒6 из деш. 2‒4
2
Постройте схему дешифратора 3‒7 из 2‒4
3
Постройте схему дешифратора 3‒8 из 2‒4
4
Постройте схему дешифратора 4‒9 на 2‒4
5
Постройте схему дешифратора 4‒10 на 2‒4
6
Постройте схему дешифратора 3‒ 5 на 2‒4
7
Постройте схему дешифратора 2‒4 на 1‒2
8
Постройте схему дешифратора 2‒3 на 1‒2
9
Постройте схему дешифратора 3‒5 на 2‒4
10
Постройте схему дешифратора 3‒6 на 2‒4
11
Постройте схему дешифратора 3‒ 5 на 2‒4
12
Постройте схему дешифратора 2‒4 на 1‒2
13
Постройте схему дешифратора 2‒3 на 1‒2
14
Постройте схему дешифратора 3‒5 на 2‒4
15
Постройте схему дешифратора 3‒6 на 2‒4
16
Постройте схему дешифратора 3‒ 5 на 2‒4
17
Постройте схему дешифратора 2‒4 на 1‒2
18
Постройте схему дешифратора 2‒3 на 1‒2
19
Постройте схему дешифратора 3‒5 на 2‒4
20
Постройте схему дешифратора 3‒6 на 2‒4
21
Постройте схему дешифратора 3‒ 5 на 2‒4
22
Постройте схему дешифратора 2‒4 на 1‒2
23
Постройте схему дешифратора 2‒3 на 1‒2
24
Постройте схему дешифратора 3‒5 на 2‒4
25
Постройте схему дешифратора 3‒6 на 2‒4
Задание 4. Изучите поведение схемы мультиплексора 2 – 1, приведенной на рис. 3.2.
Задание 5. Изучение мультиплексора 4–1
а) Исследовать мультиплексор 4–1 из библиотеки базовых элементов d-DcS. Построить таблицу истинности и измерить временные задержки. Изучить VHDLописание.
Задание 6. Каскадирование мультиплексоров.
Используя встроенные в ДЕЕДС блоки мультиплексоров постройте каскадированием более сложный и проверьте правильность работы схемы( табл.3.2) .
Таблица 3.2. Варианты каскадирования мультиплексоров
-
№
Задание
1
Постройте схему мультиплексора 3‒1 из 2‒1
2
Постройте схему мультиплексора 5‒1 из 2‒1
3
Постройте схему мультиплексора 5‒1 из 4 -1
4
Постройте схему мультиплексора 4‒1 на 2‒1
5
Постройте схему мультиплексора 6‒1 из 4 -1
6
Постройте схему мультиплексора 7‒ 1 из 4 -1
7
Постройте схему мультиплексора 4 -1 из 2‒1
8
Постройте схему мультиплексора 7‒1 из 4-1
9
Постройте схему мультиплексора 3‒1 из 2‒1
10
Постройте схему мультиплексора 6 -1 из 2‒1
11
Постройте схему мультиплексора 5‒ 1 из 2‒1
12
Постройте схему мультиплексора 6‒1 из 4-1
13
Постройте схему мультиплексора 4‒1 из 2-1
14
Постройте схему мультиплексора 5 -1 из 2‒1
15
Постройте схему мультиплексора 3‒1 из 2‒1
16
Постройте схему мультиплексора 5-1 из 2‒1
17
Постройте схему мультиплексора 7‒1 из 4-1
18
Постройте схему мультиплексора 6‒1 из 2-1
19
Постройте схему мультиплексора 8‒1 из 4 -1
20
Постройте схему мультиплексора 6‒1 из 4 -1
21
Постройте схему мультиплексора 5-1 из 4-1
22
Постройте схему мультиплексора 4 -1 из 2-1
23
Постройте схему мультиплексора 3- из 2 -1
24
Постройте схему мультиплексора 5 -1 из 2‒1
25
Постройте схему мультиплексора 6 -1 на 4 -1
Задание 7.Реализация произвольных логических функций с помощью мультиплексоров.
Задание 8. Реализуйте на мультиплексоре логическую функцию заданную в таблице 3.3 и проверьте схему моделированием
( обозначения ~НЕ,&И,|ИЛИ)
Таблица 3.3
Варианты функций реализуемых на мультиплексоре (задание 8)
№ варианта | функция |
1 | Y=A &~B |
2 | Y=~A |B |
3 | Y= A XOR B |
4 | Y=~A &~B |
5 | Y=A &B |
6 | Y=A |~B |
7 | Y=~(A & B) |
8 | Y=~A |~B |
9 | Y=A |~B |
10 | Y=~A |B |
11 | Y=~(A | B) |
12 | Y=~(~A | B) |
13 | Y=~(A &~ B) |
14 | Y= A XOR B |
15 | Y=~A &~B |
16 | Y=A &B |
17 | Y=A |~B |
18 | Y=~(A & B) |
19 | Y= ~A XOR B |
20 | Y= A XOR ~ B |
21 | Y= ~A XOR ~B |
22 | Y= ~A & ~B |
23 | Y= A & ~ B |
24 | Y= A XOR ~B |
25 | Y= ~A & B |
Задание 9.Изучение схемы демультиплексора 1 – 2. Постройте схему и проверьте ее моделированием.
Часть 2
ИЗУЧЕНИЕ И ПРОЕКТИРОВАНИЕ АРИФМЕТИКО–ЛОГИЧЕСКИХ УСТРОЙСТВ
Задание 1. Постройте схему двоичного одноразрядного сумматора в элементном базисе И,ИЛИ,НЕ, XOR, проверьте ее моделированием, определите задержку, получите vhdl код. На рис. 4.2 представлены его УГО и таблица истинности логической функции, где А, В, С ‒ входы, S – выход суммы, Ci–перенос в следующий разряд.
Задание 2. Постройте схему одноразрядного сумматора в заданном элементном базисе (табл. 4.1) и проверьте ее моделированием. Получите VHDL‒ код описания сумматора.
Таблица 4.1.
Варианты элементных базисов для реализации одноразрядного сумматора
№ | Элементный базис | № | Элементный базис |
1 | 3И, 3ИЛИ, НЕ | 14 | 2И, 3ИЛИ, НЕ |
2 | 2ИЛИ-НЕ, XOR | 15 | 4И-НЕ, 2И-НЕ |
3 | 2И,2ИЛИ, НЕ | 16 | 3ИЛИ, 3И, НЕ |
4 | 3И-НЕ, 4ИЛИ, НЕ | 17 | 3И, 2ИЛИ, НЕ |
5 | 3И, 4ИЛИ-НЕ, НЕ | 18 | 2И- НЕ, XOR |
6 | 3И, 2ИЛИ, НЕ | 19 | 3И, 2ИЛИ, НЕ |
7 | 2И, 3ИЛИ, НЕ | 20 | 2И- НЕ, XOR |
8 | ИЛИ-НЕ, XOR | 21 | 3И, 2ИЛИ, НЕ |
9 | 2И, 3ИЛИ, НЕ | 22 | 2И, 3ИЛИ, НЕ |
10 | 2И, 2ИЛИ, НЕ, XOR | 23 | 3И, 2ИЛИ, НЕ |
11 | 2И, 3ИЛИ, НЕ | 24 | ИЛИ-НЕ, XOR |
12 | 3И, 2ИЛИ, НЕ | 25 | 3И, 2ИЛИ, НЕ |
13 | 2И, 3ИЛИ, НЕ | | |
Задание 3. Построить схему двухразрядного сумматора с последовательным переносом из двоичных одноразрядных сумматоров- блоков ДИИДС типа FULL ADDER, проверить функцию и измерить задержку.
Задание 4. Изучение преобразования кодов.
а) Исследовать работу блока COMPLEMENTOR- преобразователя кодов ДИИДС (получение дополнительного и обратного кодов из табл.4.2.
Для четных вариантов представление первого и третьего числа из набора должно быть в дополнительном коде, а второго и четвертого - в обратном.
Для нечетных вариантов использовать противоположное кодовое представление операндов.
Получить VHDL описание.
Задание 5 . Исследовать блок параллельного четырехразрядного сумматора DEEDS, Наборы тестовых данных -коды,равные вашему номеру в группе, если номер больше 15, то остаток от деления на 16.
Задание 6 .Исследовать блок 8-разрядного АЛУ ДИИДС ( в разделе помощь -help ДИИДС имеется инструкция по этому блоку( HELP/Component guides/Deeds_ALU guide))
код операции взять из строки таблицы с номером, равным номеру в группе - например номеру 1 достанется операция с кодом 00001 выполняющая прибавление 1 к аргументу (F +1)..
Задание 7. Требуется построить и проверить схему простого АЛУ варианты см. в табл.4.4.. Входные данные– коды А и В – 4х разрядные числа со знаком , Код операции COP– 4 разряда.
Коды операций(СОР): 0000– сложение,0001 –вычитание ,
1001 И,0010– ИЛИ, 0011– НЕ,0100– И–НЕ,0101– ИЛИ–НЕ,0111– XOR, 1000– XNOR.
Отрицательные числа подавать с преобразователя в дополнительном коде. Получить временную диаграмму и VHDL описание.
Таблица 4.2.Варианты наборов чисел для заданий 4 и 5
№ | Набор чисел | № | Набор чисел |
1 | 1; -4; -7; 10 | 6 | 7; 2; -11; -1 |
2 | 10; 13; -2; -12 | 7 | -9; 14; 5; -6 |
3 | -5; 8; 11; -3 | 8 | -4; -13; 15; 7 |
4 | -14; -3; 6; 5 | 9 | 10; -8; -3; 9 |
5 | 9; -12; -15; 8 | 10 | 1; 6; -12; -14 |
| | | |
Варианты наборов чисел для заданий 4, 5
№ | Набор чисел | № | Набор чисел |
11 | 1; -4; -7; 10 | 16 | 7; 2; -11; -1 |
12 | 10; 13; -2; -12 | 17 | -9; 14; 5; -6 |
13 | -5; 8; 11; -3 | 18 | -4; -13; 15; 7 |
14 | -14; -3; 6; 5 | 19 | 10; -8; -3; 9 |
15 | 9; -12; -15; 8 | 20 | 1; 6; -12; -14 |
Варианты наборов чисел для заданий 4, 5
№ | Набор чисел |
21 | 1; -4; -7; 10 |
22 | 10; 13; -2; -12 |
23 | -5; 8; 11; -3 |
24 | -14; -3; 6; 5 |
25 | 9; -12; -15; 8 |
Ниже пример варианта устройства , выполняющего два вида операций. При СОР=0000 операция У=А+В, при СОР=0001 операция У=A & B.
В схеме (рис. 4.3) используются встроенные блоки сумматора, компаратора и мультиплексора ДИИДС, а также пользовательский блок четырехразрядного элемента 2И. Обработка кода операции в примере схемы упрощена– просто анализируется младший разряд кода, который управляет мультиплексором на выходе.
Таблица 4.4. Варианты АЛУ
№ | задание |
1 | Операции + , ИЛИ,НЕ |
2 | Операции + и ‒ |
3 | Операции - и ИЛИ‒НЕ |
4 | Операции + ИЛИ, XOR |
5 | Операции + , И, ИЛИ |
6 | Операции - и NOT и ИЛИ |
7 | Операции + и ИЛИ и И |
8 | Операции + и XOR и И |
9 | Операции + и И и NOT |
10 | Операции - и XOR и И |
11 | Операции + и ИЛИ и НЕ |
12 | Операции + и И‒НЕ |
13 | Операции + и ИЛИ‒НЕ |
14 | Операции + и XOR |
15 | Операции - и XNOR |
16 | Операции + и NOT и ИЛИ |
17 | Операции + и ИЛИ и И |
18 | Операции - и XOR и И |
19 | Операции + и - и NOT |
20 | Операции - и XOR и И |
21 | Операции + и NOT и ИЛИ |
22 | Операции + и ИЛИ и И |
23 | Операции - и XOR и И |
24 | Операции + и И и NOT |
25 | Операции - и XOR и И |
Задание 8 . Контрольные и диагностические тесты.
Задание предполагает построение контролирующего и диагностического тестов и определение места и вида неисправности в модели узла
В библиотеке SXEM_LAB_DEEDS в каталоге FAULTS/COMB_UNITS имеются модели комбинационных узлов , некоторые с неисправностями. Необходимо для модели, соответствующей номеру вашего варианта разработать контролирующий тест и определить исправен или нет узел . За тем надо попытаться дополнить тест новыми наборами входных сигналов , чтобы сделать тест диагностическим -попытаться неисправность локализовать и определить ее тип
uadte
