Популярные цифровые микросхемы (944146), страница 44
Текст из файла (страница 44)
Подключение ЖКИ к дешифратору КгбЧИД5' 265 0 0 0 0 0 0 0 1 0 0 1 0 О 0 1 1 0 ! 0 0 0 ! 0 1 0 1 1 О 0 ! 1 1 1 0 0 0 1 0 О 1 1 О 1 0 1 0 1 ! 1 1 0 0 1 ! 0 1 1 1 1 0 1 1 1 1 1 1 1 0 ! 1 1 1 0 1 1 1 0 1 1 ! 0 ! ! 0 1 1 1 1 1 1 ! ! 1 1 0 0 0 0 1 1 1 1 0 1 1 1 0 0 О 0 0 0 1 1 0 О 1 ! 1 0 О 0 1 0 1 1 0 0 1 ! 1 0 1 1 0 1 0 1 0 1 0 0 0 0 1 0 0 0 0 1 0 1 1 1 ! ! 1 1 0 0 ! 1 ! 1 1 0 1 1 1 1 1 1 0 ! 0 0 0 1 2 3 5 6 7 8 9 Н Р И Если на входе Š— напряжение низкого уровня, на выходах выбираемых сегментов появятся напряжения высокого уровня.
При напряжении высокого уровня на входе Р выходные напряжения низкого уровня появятся на сегментах, которые выбираются с помощью кода иа входах А — О. Поскольку выходы а — и инверсные по отношению ко входу Е, переменное напряжение, поданное на вход Г, окажется на выходах сегментов в противофазе, На рнс. 2 61 показано подключение к дешифратору К564ИД5 семисегь1ентного ЖКИ. Амплитуда переменного напряжения на сегменте будет соответствовать 'сумме ()жоп+()о пи. Выходные сигналы А — О могут иметь ТТЛ-уровни.
Частота переменного сигнала Р выбирается ниже верхнего предела частоты для ЖКИ (напрнмер, 30... 200 гц). 2.11. АРИФМЕТИЧЕСКИЕ СХЕМЫ КМОП Микросхемы средней интеграции (рнс. 2,29) применяюгся для узлов, выполняющих как простые арифметические операции, так и вспомогательные логические (например, проверка на четность). Сумматор ИМ1 может складывать два четырехразрядных двоичных числа. Имеется микросхема для проверки принимаеиого кода на четносгь (СА1), либо для посылки в линию связи служебного разряда контроля четиостн.
С помощью цифрового компаратора ИП2 можно сравнить два четырехразрядных числа. Т а б л и ц а 2.29. Ари1рметическо-логическне схемы КМО П Перви н ромеро иикросхем обозначение. фузышя К661 К664 ОП4ОООА ПП4МПН ыо К176 Дешифраторы: ИД1 ИД5 Сумматор ИМ! Схема проверки четности СА! Схема сравнения ИП2 АЛУ ИПЗ СУП ИП4 ОЗУ РУ2 56 08 1453!А 14585А 181 182 61 Универсальные свойства имеет арнфметическо-логическое устройство АЛУ ИПЗ.
С помощью кодов управления его можно перевести в режим выполнения одной нз 32 функций (16 логических н 16 ариф. метнческнх, включая вышеупомянутое суммирование; АЛУ имеет также выход компаратора). Поскольку для увеличения емкости собственно вычислителя (его называют центральное процессорное устройство — ЦПУ) приходится соединять, например, четыре четырехразрядных АЛУ как четыре сумыатора, то для обеспечения быстрого параллельного суммирования не- обходнма микросхема ИП4, содержащая схему ускоренного переноса СУП.
Принцип действия ОЗУ можно изучить на примере матрицы 256Х1 бнт РУ2. Микросхема К176(К561)ИМ! (рнс, 2.62) — это сумматор, содержа. щнй четыре узла поразрядного суммирования (полные сумматоры) и параллельную схему ускоренного переноса (выход С, ,).
Такая структура повышает быстродействие многоразрядных арифметических узлов, состоящих из нескольких сумматоров ИМ1. Сумматор имеет четыре бых ЯО 212зг Ю7 45 л'б "нп Ы ~дык уу Е бх 7167-324 — К561Иа17 Рис. 2.63. Схема суммирования двух 16-разрядных слов Рис. 2.62. Сумматор К561ИМ1 (а) и его цоколевка (б) 267 пары входов ЛО, ВΠ— ЛЗ, ВЗ, иа которые подаются два четырехраэ. рядиых слова А в В. От предшествующего сумматора на вход С„можно принимать сигнал переноса. Кроме сигнала ускоренного переноса С„ „ на выходе сумматора присутствуют четыре разряда суммы 80— 53. Состояния сумматора ИМ) сведены в табл. 2.30, На рис. 2.63 по. казана схема суммирования двух 16-разрядных слов ЛΠ— А15 н ВО— В15. В схеме (рнс. 2.64) два сумматора ИМ! работают как преобразователь двоично-десятичного кода формата 1 — 2 — 4 — 8 в двоичный, семиразрядный.
Входной кает мяаошая еагаршая ггеяаега оеяагуа г г ч гг мгг быход облачного коста Рис. 2.64. Сумматор К561ИМ! в схеме преобразования кодов Время 1,д,ючр сигнала от входов Аь В~ к выходу бь а также от выхода С,„ до Б~ ие более 325 нс (питание 10 В). Время установления высокого нлн низкого уровней сигнала на выходах суммы 550 нс. Г!рн напряжении !),„=5 В значения этих временных параметров улванваются.
Микросхема СВ40101 — девятиразрядиое устройство проверки на четность (рнс. 2.65), принимающее восьмиразрядный код 00 — 07, а по девятому проводу контрольный разряд Пб. Схема имеет два выхода. четный ()чг и нечетный !3„,. На отдельный вход Е может подаваться сигнал заире~а. При напряжении высокого уровня на входе Е оба выходных сигнала переходят на низкий уровень. Состояния на входах и выходах схемы проверки на четность сведены в табл. 2.31. Устройство применяется либо для проверки чегностн, либо как генератор разряда четности. В первом случае проверяем принятое 8-разрядное слово на четность, сравнивая сумму его единиц с конт- 268 Таблнпа 2.30 Состояния сумматора К56!ИМ! Вход В вход Вход Выход (ччт ! !ех'.
иан! ~нч !нечех нах! лепре~ н Сумма едва на входах ВС вЂ” ОЗ С,„х З! Н! ! !вх Четная Нечетная 0 1 0 0 'Уи. и х77 хЧ ЮВ 'учг Г Рис. 2.65. Девятиразрядное устройство проверки на четность С)У 4010!В (а) и его цоколевка (б) рольным, девятым разрядом, во втором — передаем в линию контроль ный разряд четности, Он будет сопровождать слово прн передаче, чтобы можно было проверить правильность его приема. Передавая в линию два сигнала Ячх и Яач и используя на приеме входы Е н 08, можно вырабатывать сигнал запрета ошибочного слова.
Время задержки аспространения данных не превышает 125 нс при напряжении пнтання н,=10 В (при ()а „=5  — 400 нс). Микросхема К561СА1 — двенадцагиразрядная схема проверки на четность. В отличие от предыдущей имеет один выход !2 и 13 входов (один бнт — контрольный). Эта микросхема показана на рис. 2.66, По табл. 2.32 можно определить состояние выхода () (выходные напряхке- 269 0 0 0 1 0 0 0 1 0 1 1 0 0 0 ! 1 0 1 0 1 1 1 1 1 0 0 0 1 о 1 0 0 1 1 0 1 0 1 1 Т а б л и ц а 2 31. Состояния схемы проверки четности СВ40101 В Т а б л и ц а 2.32, Состояния устройства проверки на четность К56!СА! Увовеаь иа выходе С7 Состояеае входов А, — Л» Н В Н В Н В На всех 13 входах уровень Н На любом 1 входе уровень В На любых 2 входах уровень В На любом нечетном числе входов (<!3) уровень В На любом четном числе входов уровень Н На осех 13 входах уровень В лу 45 лд л5 77и.я лу л77 лй лБ Я7 Л73 Л77 372 и'777 И!7 л7с Рнс.
2.66. Двенадцатиразрядная схема проверки на четность К561СА1 (а) и ее цоколевка (б) 270 ния высокого нлн низкого уровня) в зависимости от четности вли не- четности суммы напряжений высоких уровней. Если необходимо каскадировать две схемы К561СА1, выход первой микросхемы следует присоединить ко входу А12 нторой. Микросхема К561ИП2 (рис. 2.67) — цифровой компаратор.
Она сравнивает два четырехразрядных числа н имеет три выхода Олен, (3л в н Ял и, отобйажаюшне неРавенство нла Равенство двоичных или двоично-десятичных слов. Восемь входов микросхемы используются для приема входных слов АΠ— АЗ и ВΠ— ВЗ. Три входа А>В, А(В и А=В используются прн варашввании числа разрядов устройства сравнения.
Если применяется только один корпус К561ИП2, на )та а АУ ббпр,м б„„И АР бт тб бхотты Аг А.Ю 'А яб Рис. 2.67. Цифровой компаратор К561ИГ12 1а), его цоколевка (б) и полная структурная схема 1а) 271 'и Т а б л и и а 2 Зо, Состояния иифрозосо ком иаратора К561 И ПЗ Вход арааиаиия А!, В1 АЗ, ВЗ Р.2.
ВЗ АО. ВО В Н Н В Н Н Н В Н Н Н В Н В Н В Н Аз = Вз Н Н Н В Н Н АЗ=Во Аз = Вз Аз- Ва В В Н Н В В Н В В . Н В В В АЗ вЂ”вЂ” ВЗ Аз твз В В В В Н Н В В АЗ =Вз А =В В Н Н Аз > ВЗ Аз ( Бз АЗ Вз АЗ =Вз Аз = Бз Аз= Вз Аз= Ва Аз = Вз А2 > Б2 АЗ ( В2 А2 — — Вз А2 — — В2 А2 В2 Аз — — Вз Аз — — Вз Аз —— БЗ Аз -— — В2 А =В А =В А,=В А =В А =Вз А >В, А1 (В1 Ах= Бх А, = Бх А, =- В, А1 Б1 Ах=В, Ах —— Вх А = — В, А, = Вх А,= — В, Ах=В, Ао) Во Ао < Во Ао = Во Ао = Во Ао = Во Ао= Бо Ао — Ва Аа — — Бо Ао= Ва Ао = Во Вход каокадираааиия Вмход Л>В А<В А = В кд>В ОКА(В ИЛ = В Х Х Х Х Х Х Х Х х Х Х Х Х Х Х Х В Н вход А=В следует подать напряжение высокого уровня, а на 'входы А<В, А> — низкого. Полная структурная схема цифрового компаратора показана на рис.
2.67, в. Логическне состояния цифрового компа' раторэ К561ИП2 сведены в табл. 2.33. На рпс. 2.68 показана функциональная схема двенадцатнразрядного К.б стройства сравнения двух чисел. Здесь входы данных трех микросхем 56!ИП2 образуют параллельные шины данных. Входы и выходы микросхемы чравенства — неравенства» соеднненЫ последовательно. Время задери<хи сигнала в первой К56!ИП2 не превышает 250 нс, в каждой последующей 200 нс. ПЯППП А би и ЛП Л1 Л7 АЗ Аэ Лу А6 Л7 Лу АУ Я1П АЛ П„.э Пятя а„, ВП Ю7 67 ПУ 54 Пб ПП 67 ПП ПП П7П П/ ПППБ П Рис.
2.68, Двенадцатиразрядное устройство сравнения двух слов А и В Микросхема К564ИПЗ (рнс. 2.69) — это параллельное четырехраз. рядное арифметнческо-логическое устройство АЛУ. Оно может выполнять либо !6 логических, лабо 16 арифчетнческих операций. Эти режимы переключаются логическими сигналами высокого илн низкого уровня, подаваемыми на вход М. Если здесь низкий уровень — выполняются арифметические операции, высокий — по~ические. Арифметическо.логическое устройство вмеет четыре пары входов слов. АΠ— АЗ в ВΠ— ВЗ, а также четыре выхода ГΠ— ГЗ, на которых появляется слово — результат логической или арифметнческой операции.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
