БАЛАШ_Лабораторная работа_3_08 (1274894), страница 5
Текст из файла (страница 5)
Ч
асть временной диаграммы работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
t
EN
tCU tH
D
tP1
Q
tS
S
17. D триггер защелка с синхронизацией высоким уровнем и асинхронной установкой.
(D Latch With Asynchronous Preset, Data and Enable Inputs)
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в то время, пока разрешающий синхросигнал С = '1' и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем передний фронт синхроимпульса С. Сигнал D не должен меняться в районе заднего фронта синхроимпульса С в течение времени, превышающем суммарное время предустановки tCU и время удержания tH.
Асинхронная приоритетная установка осуществляется подачей низкого логического уровня на вход S на время tS. При работе триггера на вход S подается высокий логический уровень.
Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
D
tCU tH t
C
tP1
Q
tS
S
18. D триггер с синхронизацией задним фронтом, асинхронной установкой и входом разрешения.
(Falling Edge Flipflop With Asynchronous Preset and Enable Input)
Если сигнал на входе разрешения EN = '1', то сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления заднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
Е
сли сигнал EN = '0', то на выходах Q и Q триггера сохраняются предыдущие значения сигналов (режим хранения).
Асинхронная приоритетная установка осуществляется подачей низкого логического уровня на вход S на время tS. При работе триггера на вход S подается высокий логический уровень.
Ч
асть временной диаграммы работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
t
EN
tCU tH
D
tP1 tP1
Q
tS
S
19. D триггер защелка с синхронизацией низким уровнем и асинхронной установкой.
(D Latch With Asynchronous Preset and Data)
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в то время, пока разрешающий синхросигнал С = '0' и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем передний фронт синхроимпульса С. Сигнал D не должен меняться в районе заднего фронта синхроимпульса С в течение времени, превышающем суммарное время предустановки tCU и время удержания tH.
Асинхронная приоритетная установка осуществляется подачей низкого логического уровня на вход S на время tS. При работе триггера на вход S подается высокий логический уровень.
Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
D
tCU tH t
C
tP1
Q
tS
S
20. D триггер защелка с синхронизацией высоким уровнем и асинхронным сбросом.
(D Latch With Asynchronous Reset and Data)
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в то время, пока разрешающий синхросигнал С = '1' и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем передний фронт синхроимпульса С. Сигнал D не должен меняться в районе заднего фронта синхроимпульса С в течение времени, превышающем суммарное время предустановки tCU и удержания tH.
Асинхронный приоритетный сброс осуществляется подачей низкого логического уровня на вход R на время tR. При работе триггера на вход R подается высокий логический уровень.
Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
D
tCU tH t
C
tP1
Q
tR
R
21. D триггер с синхронизацией задним фронтом, асинхронным сбросом и входом разрешения.
(Falling Edge Flipflop With Asynchronous Reset and Enable Input)
Если сигнал на входе разрешения EN = '1', то сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления заднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
Е сли сигнал EN = '0', то на выходах Q и Q триггера сохраняются предыдущие значения сигналов (режим хранения).
Асинхронный приоритетный сброс осуществляется подачей низкого логического уровня на вход R на время tR. При работе триггера на вход R подается высокий логический уровень.
Ч
асть временной диаграммы работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
t
EN
tCU tH
D
tP1
Q
tR
R
22. D триггер с синхронизацией передним фронтом, асинхронным сбросом и входом разрешения.
(Rising Edge Flipflop With Asynchronous Reset and Enable Input)
Если сигнал на входе разрешения EN = '1', то сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
Е сли сигнал EN = '0', то на выходах Q и Q триггера сохраняются предыдущие значения сигналов (режим хранения).
Асинхронный приоритетный сброс осуществляется подачей низкого логического уровня на вход R на время tR. При работе триггера на вход R подается высокий логический уровень.
Ч
асть временной диаграммы работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
t
EN
tCU tH
D
tP1
Q
tR
R
23. D триггер защелка с синхронизацией высоким уровнем и разрешением входного сигнала0
(
D Latch With Asynchronous Enable Inputs and Second Enable Inputs)
Сигнал на выходе Q D-триггера соответствует сигналу на входе D1 в то время, пока разрешающий синхросигнал С = '1' и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D1 должен появиться раньше, чем передний фронт синхроимпульса С. Сигнал D1 не должен меняться в районе заднего фронта синхроимпульса С в течение времени, превышающем суммарное время предустановки tCU и удержания tH.
Если дополнительный разрешающий сигнал EN = '1', то входной сигнал D передается на выход логического элемента И (на вход D1) с задержкой tP2. Если сигнал EN = '0', то сигнал D на D1 не передается.
В
ременная диаграмма работы устройства приведена на следующем рисунке
D
tP2
D1
tCU tH t
C
tP1
Q
EN
24. D триггер защелка с синхронизацией низким уровнем и разрешением входного сигнала.
(D Latch With Asynchronous Enable Inputs)
С игнал на выходе Q D-триггера соответствует сигналу на входе D1 в то время, пока разрешающий синхросигнал С = '0' и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D1 должен появиться раньше, чем передний фронт синхроимпульса С. Сигнал D1 не должен меняться в районе заднего фронта синхроимпульса С в течение времени, превышающем суммарное время предустановки tCU и удержания tH.
Если дополнительный разрешающий сигнал EN = '1', то входной сигнал D передается на выход логического элемента И (на вход D1) с задержкой tP2. Если сигнал EN = '0', то сигнал D на D1 не передается.
В
ременная диаграмма работы устройства приведена на следующем рисунке
D
tP2
D1
tCU tH t
C
tP1
Q
EN
Задержки распространения для вариантов заданий
| Обозна-чение. | Наименование | Гр А7- | Гр А8- | Гр А9- | Гр А10- |
| tP1 | Задержка распространения от сигнала С до Q, нс. | 25 | 20 | 18 | 30 |
| tCU | Время предустановки, нс. | 5 | 3 | 3 | 6 |
| tH | Время выдержки, нс. | 6 | 4 | 4 | 8 |
| tP2 | Задержка распространения сигнала вход – выход, нс. | 10 | 8 | 7 | 10 |
| tR | Минимальное время сброса, нс. | 30 | 25 | 20 | 40 |
| tS | Минимальное время установки, нс. | 30 | 25 | 20 | 40 |
Литература
-
Поляков А.К. Языки VHDL и VERILOG в проектировании цифровой аппаратуры.М.: Изд-во "Солон-Пресс", 2003.- 313 с.
-
Поляков А.К. Моделирование ЭВМ на языке VHDL. М.: Изд-во МЭИ, 1994. – 106 с.
-
Бибило Н.П. Основы языка VHDL. М.: Изд-во "Солон-Р", 2000.
–200 с.
-
Стешенко В.Б. ПЛИС фирмы "ALTERA". М.: Изд-во "Додеке XXI", 2002. –573 с.
-
Уэйкерли Дж. Ф. Проектирование цифровых устройств, том 1 и 2. М.: Изд-во "Постмаркет", 2002. –1087 с.
6. Перельройзен Е.З. Проектируем на VHDL. М.: "Солон-Пресс", 2004. – 443 с.
Содержание
Введение …………………………………………………… 3
1. Моделирование цифровых электронных устройств
в программе Active - HDL ………………………………. 4
2. Испытательный стенд (VHDL Test Bench)
программы Active - HDL ..…………………………….… 8
3. Моделирование в Active – HDL. ………………….…. 11
Варианты заданий к лабораторной работе …….…… 14
Литература ………………………………………….… 38
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
