БАЛАШ_Лабораторная работа_3_08 (1274894)
Текст из файла
39
МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ РОССИЙСКОЙ
ФЕДЕРАЦИИ
____________________________
МОСКОВСКИЙ ЭНЕРГЕТИЧЕСКИЙ ИНСТИТУТ
(ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ
В.Н. Балашов
МОДЕЛИРОВАНИЕ ЦИФРОВЫХ УЗЛОВ НА VHDL
Рекомендации к лабораторным занятиям
по курсу "Моделирование
для студентов, обучающихся по направлению
"Информатика и вычислительная техника"
Москва Издательство МЭИ 2004
УДК
621.398
П692
УДК:681.3
Утверждено учебным управлением МЭИ
Подготовлено на кафедре вычислительных машин, систем и сетей.
Балашов В.Н.
Моделирование цифровых узлов последовательного типа на VHDL. Рекомендации к лабораторным занятиям. Методическое пособие по курсу "Моделирование" / Под ред. ______________ – М.: Изд-во МЭИ, 2004, 40с.
Представлены описание лабораторной работы, выполняемой на ПЭВМ типа IBM PC , по моделированию цифровых узлов на VHDL в интегрированной среде Active HDL.
Лабораторная работа охватывает полный цикл моделирования, включающий анализ задания, подготовку описания цифрового узла на языке VHDL в редакторе Active HDL, создание Испытательного Стенда и настройки системы графического вывода временных диаграмм пакета Active HDL.
Предназначен студентам специальности 22.01 "Вычислительные машины, комплексы, системы и сети", изучающим курс "Моделирование".
Работа выполняется по индивидуальным заданиям. Продолжительность лабораторного занятия – 4 часа.
___________________________
© Московский энергетический институт, 2004
Введение
В последние десятилетия произошло стремительное развитие полупроводниковой электроники. Первые цифровые интегральные схемы содержали в одном корпусе пару десятков транзисторов. В настоящее время на одном кристалле БИС удается разместить порядка 10 миллионов транзисторов. Эксперты предсказывают, что через десятилетие появятся микросхемы, содержащие 100 миллионов транзисторов на кристалл.
Функциональные блоки ЭВМ первых поколений выполнялись на цифровых микросхемах средней степени интеграции, размешенных на двухслойных или многослойных печатных платах. Проектирование функционального блока проводилось вручную, затем изготовлялся макет или опытный образец, который испытывался и настраивался в эксперименте на стендах. Экспериментальный стенд позволял проверить алгоритм работы и определить динамические характеристики функционального блока.
На кристаллах БИС современных процессоров размещено множество функциональных блоков старых ЭВМ вместе с цепями межблочных соединений. Разработка и тестирование таких кристаллов возможно только методами математического моделирования с использованием мощных компьютеров.
Современным международным стандартом описания цифровой аппаратуры являются языки высокого уровня VHDL и VERILOG. Используя эти языки, можно описать цифровое устройство, а затем провести моделирование работы этого устройства на компьютере. Добившись правильного функционирования модели можно перейти к следующему этапу проектирования – созданию топологии заказной интегральной схемы или конфигурации программируемой логической интегральной схемы (ПЛИС).
В настоящее время разработано несколько популярных систем автоматического проектирования (САПР), ориентированных на языки VHDL и VERILOG. Так, фирма XILINX для своих ПЛИС поставляет САПР Foundation Series и Alliance Series. Фирма ALTERA – САПР MAX+PLUS и QUARTUS. Эти САПР имеют много общего и обеспечивают процесс сквозного проектирования вплоть до программирования ПЛИС.
Популярной средой разработки цифровых устройств, является ACTIVE-HDL, позволяющей разрабатывать цифровые устройства на языках VHDL и VERILOG, а затем моделировать их на компьютере. Студенческая версия программы является удобной и доступной средой для начального изучения современных методов проектирования цифровых устройств.
-
Моделирование цифровых электронных устройств в программе Active - HDL
Среда логического проектирования цифровых электронных устройств Active - HDL является мощным современным средством проектирования и моделирования, ориентированным на языки VHDL и VERILOG.
Лабораторная работа охватывает начальный этап изучения интегрированной инструментальной среды Active - HDL на примере моделирования триггеров различных типов.
Создание нового проекта. Мастер Проекта (Design Wizard) предназначен для создания проекта электронного устройства. Окно Getting Started автоматически появляется после запуска программы (Рис. 1).
Для создания нового проекта в этом окне необходимо установить курсором точку в позицию Create new design и нажать кнопку ОК. Для продолжения работы с ранее созданным проектом необходимо выбрать заголовок проекта в рабочем каталоге (например C:/My_Design).
Рисунок 1. Окно Getting Started Рисунок 2. Окно New Design Wizard
При создании нового проекта появится окно Мастер Нового Проекта (New Design Wizard) (рис. 2), в котором необходимо курсором поставить точку в позицию Create en empty design и нажать кнопку "Далее"("Next"). Следующее окно (рис. 3) служит для указания способа ввода проекта (установить в окне HDL), а следующее (рис. 4) - заголовка проекта и имени рабочей папки, где проект будет размещен.
В учебных целях в качестве заголовка проекта следует набрать фамилию студента в верхнем окошке (набрано Petrov) и уточнить расположение рабочей папки во втором окошке (папка C:\My_Designs ).
Мастер нового проекта позволяет создавать Новые Файлы Проекта, содержащие шаблон для создания VHDL описания на основе информации, указанной в диалоговом режиме в процессе дальнейшей работы с мастером. Кроме того, имеется возможность добавлять в проект ранее созданные файлы, в частности файлы из других проектов.
Рисунки 3 и 4. Окна New Design Wizard
Нажав кнопку "Далее" перейдем к очередному окну Мастера, в котором утвердим заголовок нового проекта. В результате станет доступным оболочка Графического Интерфейса Пользователя (рис. 5).
Рисунок 5. Design Flow Manager
Для продолжения работы над проектом необходимо нажать иконку HDE, выбрать в появившемся окне язык VHDL и, нажав ОК, перейти к окну Мастера Новых Исходных Файлов (New Source File Wizard). Мастер позволяет создать шаблон VHDL описания с указанием всех заданных портов и библиотек.
Создадим VHDL описание D триггера с синхронизацией по переднему фронту синхроимпульса (Rising Edge Flipflop)
С
игнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой в 5 нс. Сигнал Q также появляется с задержкой 5 нс.
Мастер новых файлов позволяет взаимодействовать с Помощником по языку (Language Assistant), содержащим большое количество шаблонов языка VHDL.
Нажав кнопку "Далее" на первом окне Мастера Новых Исходных Файлов (рис. 6), переходим к следующему окну Мастера (рис. 7), в окошках которого необходимо набрать имя файла VHDL описания (REDFF_1.vhd), имя устройства (REDFF_1) и имя архитектуры устройства(REDFF_behavior_1).
Рисунок 7. Окно New Source Рисунок 8. Окно New Source File File Wizard Wizard - Name
Очередное нажатие кнопки "Далее" приводит к окну (рис. 9) , в котором задаются порты устройства. Необходимо нажать кнопку New и в следующем окне (рис. 10) по очереди ввести имена, назначить направления сигналов (in, out, …) и типы портов (кнопка Type). Выбираем тип сигналов STD_LOGIC .
Рисунок 9. Окно New Source Рисунок 10. Окно New Source File File Wizard - Ports Wizard - Ports
После нажатия кнопки "Готово" в окне Редактора HDL получим шаблон файла VHDL описания D-триггера с именем REDFF_1.vhd.
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity REDFF_1 is
port(
D : in STD_LOGIC;
C : in STD_LOGIC;
Q : out STD_LOGIC;
Qbar : out STD_LOGIC
);
end REDFF_1;
architecture REDFF_behavior_1 of REDFF_1 is
begin
-- enter your statements here --
end REDFF_behavior_1;
Дополним шаблон файла VHDL в окне оболочки Редактора HDL содержательным описанием архитектуры D-триггера. Заметим, что сигналы на выходах Q и Qbar должны появиться одновременно (с учетом задержек). Поэтому выполним поведенческое описание алгоритма работы D-триггера на основе параллельного оператора process.
В результате описание архитектуры примет следующий вид
architecture REDFF_behavior_1 of REDFF_1 is – описание
-- архитектуры REDFF_1
begin
process (C) begin
if (C'event and C = '1') then --выделение переднего фронта
Q <= D after 5 ns; --назначение сигнала Q с задержкой
Характеристики
Тип файла документ
Документы такого типа открываются такими программами, как Microsoft Office Word на компьютерах Windows, Apple Pages на компьютерах Mac, Open Office - бесплатная альтернатива на различных платформах, в том числе Linux. Наиболее простым и современным решением будут Google документы, так как открываются онлайн без скачивания прямо в браузере на любой платформе. Существуют российские качественные аналоги, например от Яндекса.
Будьте внимательны на мобильных устройствах, так как там используются упрощённый функционал даже в официальном приложении от Microsoft, поэтому для просмотра скачивайте PDF-версию. А если нужно редактировать файл, то используйте оригинальный файл.
Файлы такого типа обычно разбиты на страницы, а текст может быть форматированным (жирный, курсив, выбор шрифта, таблицы и т.п.), а также в него можно добавлять изображения. Формат идеально подходит для рефератов, докладов и РПЗ курсовых проектов, которые необходимо распечатать. Кстати перед печатью также сохраняйте файл в PDF, так как принтер может начудить со шрифтами.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
