БАЛАШ_Лабораторная работа_3_08 (1274894), страница 4
Текст из файла (страница 4)
(Rising Edge Tri-state Flipflop)
D триггер с выходом с тремя состояниями представляет собой объединение триггера и выходного буферного элемента, реализующего выход с тремя состояниями.
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой в tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
Сигнал на выходе Y буфера появится после появления сигнала на входе X и после подачи на разрешающий вход Е сигнала высокого уровня. Время задержки распространения в буфере – tP2 .
Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
tCU tH t
D
tP1
Q, X
E
tP2
Y
10. D триггер с синхронизацией передним фронтом, асинхронной установкой и выходом с тремя состояниями.
(Rising Tri-state Edge Flipflop With Asynchronous Preset )
D триггер с выходом с тремя состояниями представляет собой объединение триггера и выходного буферного элемента, реализующего выход с тремя состояниями.
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
На разрешающий вход Е подается сигнал с высоким логическим уровнем. В результате на выходе Y появляется сигнал с задержкой tP2. . Если на вход Е подается низкий логический уровень, то на выходе Y состояние высокого импеданса.
Асинхронная приоритетная установка осуществляется подачей низкого логического уровня на вход S на время tS. При работе триггера на вход S подается высокий логический уровень
В
ременная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
tCU tH t
D
tP1
Q, X
E
tP2
Y
tS
S
11. D триггер с синхронизацией передним фронтом и асинхронной установкой и сбросом.
(Rising Edge Flipflop With Asynchronous Reset and Preset)
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
Асинхронная приоритетная установка осуществляется подачей низкого логического уровня на вход S на время tS. Асинхронный приоритетный сброс осуществляется подачей низкого логического уровня на вход R на время tR = tS. При работе триггера на входы R и S подается высокий логический уровень. Одновременная подача сигналов низкого уровня на входы R и S запрещена.
Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
tCU tH t
D
tP1
Q
S
tR
R
12. D триггер с синхронизацией передним фронтом и асинхронной установкой.
(Rising Edge Flipflop With Asynchronous Preset)
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
Асинхронная приоритетная установка осуществляется подачей низкого логического уровня на вход S на время tS. При работе триггера на вход S подается высокий логический уровень.
В
ременная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
tCU tH t
D
tP1
Q
tS
S
13. D триггер с синхронизацией передним фронтом, асинхронным сбросом и выходом с тремя состояниями.
(Rising Tri-state Edge Flipflop With Asynchronous Reset )
D триггер с выходом с тремя состояниями представляет собой объединение триггера и выходного буферного элемента, реализующего выход с тремя состояниями.
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
На разрешающий вход Е подается сигнал с высоким логическим уровнем. В результате на выходе Y появляется сигнал с задержкой tP2. Если на вход Е подается низкий логический уровень, то на выходе Y состояние высокого импеданса
Асинхронный приоритетный сброс осуществляется подачей низкого логического уровня на вход R на время tR. При работе триггера на вход R подается высокий логический уровень..
В
ременная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
tCU tH t
D
tP1
Q, X
E
tP2
Y
tR
R
14. D триггер с синхронизацией передним фронтом и приоритетным синхронным сбросом.
(
Rising Edge Flipflop with Synchronous Reset)
D триггер с синхронным сбросом представляет собой комбинацию синхронного D триггера TT и мультиплексора MS, на адресный вход которого подается сигнал сброса R. Синхронный сброс осуществляется подачей низкого логического уровня на вход R. По этому сигналу со входа '0' мультиплексора MS на вход D триггера TT подается низкий логический уровень. Поэтому при появлении фронта очередного синхроимпульса С на выходе Q триггера установится лог. '0'. При работе триггера на вход R подается высокий логический уровень. Поэтому на вход D триггера через мультиплексор подается сигнал D.
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
На вход сброса R мультиплексора подается сигнал с низким логическим уровнем. В результате на выходе мультиплексора Y появляется сигнал с задержкой tP2. Если на вход R подается высокий логический уровень, то на выход Y мультиплексора передается сигнал с входа D с задержкой tP2.
. Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
Сброс Работа
C
tP2 t
R
tCU tH tCU tH
D
tP1 tP1
Q
15. D триггер с синхронизацией передним фронтом и приоритетной синхронной установкой.
(Rising Edge Flipflop with Synchronous Preset)
D триггер с синхронной установкой представляет собой комбинацию синхронного D триггера TT и мультиплексора MS, на адресный вход которого подается сигнал установи S. Синхронный сброс осуществляется подачей низкого логического уровня на вход S. По этому сигналу со входа '1' мультиплексора MS на вход D триггера TT подается высокий логический уровень. Поэтому при появлении фронта очередного синхроимпульса С на выходе Q триггера установится лог. '1'. При работе триггера на вход S подается высокий логический уровень. Поэтому на вход D триггера через мультиплексор подается сигнал D.
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
На вход установки S мультиплексора подается сигнал с низким логическим уровнем. В результате на выходе мультиплексора Y появляется сигнал с задержкой tP2. Если на вход S подается высокий логический уровень, то на выход Y мультиплексора передается сигнал с входа D с задержкой tP2.
. Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
Сброс Работа
C
tP2 t
S
tCU tH tCU tH
D
tP1 tP1
Q
16. D триггер с синхронизацией передним фронтом, асинхронной установкой и входом разрешения.
(Rising Edge Flipflop With Asynchronous Preset and Enable Input)
Если сигнал на входе разрешения EN = '1', то сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
Е
сли сигнал EN = '0', то на выходах Q и Q триггера сохраняются предыдущие значения сигналов (режим хранения).
Асинхронная приоритетная установка осуществляется подачей низкого логического уровня на вход S на время tS. При работе триггера на вход S подается высокий логический уровень.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
