Горнец Н.Н., Рощин А.Г. Организация ЭВМ и систем (2006) (1186251), страница 26
Текст из файла (страница 26)
Можно добавить информацию о переходе к каждой строке кэшпамяти команд и указать, как следует выполнять ветвление (как выполняемое или невыполняемое). Подобный принцип нашел применение в процессорах фирмы АМР. Сопроцессироваиие. Сопроцессор — это дополнительное операционное устройство, работающее под управлением основного процессора и призванное выполнять ряд команд, которые по тем или иным причинам не могут быть реализованы в основном процессоре. Так„добавление сопроцессора операций с ПТ (а это наиболее распространенный вид сопроцессоров) позволяет увеличить скорость выполнения арифметических операций в десятки и сотни раз.
При этом сложность схем сопроцессора соизмерима со сложностью основного процессора. Процессор и сопроцессор используют одну и ту же память, но ее работой управляет только основной процессор. Счетчик команд и средства определения исполнительных адресов находятся в основном процессоре, а в сопроцессоре обычно размещаются собственные регистры, дешифратор команд и АЛУ. Основной про- цессоР РеализУет набоР команд 1Би, а сопРоцессоР— дополнительный набоР команд 1ос. На Рис. 5.12, а показано УстРойство обработки, состоящее из основного и дополнительного процессоРов, РеализУющее системУ команд 1о = 1Би н 1ос. Все УпРавление памятью сосредоточено в основном процессоре; все команды Реализуются последовательно. Значительное повышение скорости Работы системы достигается за счет сокращения длительности 139 Набор команд хос Рис.
5.12. Последовательная работа процессора и сопроцессора: а — функциональная схема; б — длительность выполнения операций выполнения операций 13с, которые в отсутствие сопроцессора реализуются в виде подпрограмм (рис. 5.12, б). Содержимое счетчика команд из основного процессора передается в ОП, откуда команда одновременно заносится на регистры команд как основного, так и дополнительного процессоров.
Производится декодирование кода операции и формирование сигналов управления в том процессоре, системе команд которого соответствует декодируемая операция. После завершения выполнения операции в любом из процессоров формируется сигнал разрешения выборки следующей команды. Чтобы добиться еще большего повышения быстродействия, работу основного и дополнительного процессоров совмещают во времени.
Однако в этом случае организация работы усложняется. Выбранная команда вначале попадает в буфер, организованный по принципу НгО, из которого и передается на обработку в процессор или сопроцессор. Для того чтобы такая передача состоялась, нужно чтобы соответствующий процессор оказался свободным. Команды из набора Юм передаются из буфера на исполнение в основной процессор, а команды из набора ьБс — в сопроцессор. Так как длительность выполнения команд различна, то завершение последующей команды (в основном процессоре) может опережать завершение предыдущей (в сопроцессоре), т.е. может быть нарушена последовательность результатов обработки.
Избежать этого можно присвоением командам тегов очередности. Такой тег содержит порядковый номер команды. Этот же тег присваивается и результату, что позволяет поместить результат в соответствующее место выходной очереди. Однако важно, чтобы выполнение 140 текущей команды не зависело от признаков, вырабатываемых предыдущей. Эта задача возлагается на компилятор. Структурные схемы процессоров А1рпа н Репйшн. Наиболее распространены в нашей стране процессоры К!БС- и С1БС-архитектур.
Рассмотрим упрощенные структурные схемы процессоров А)рпа и Репйшп (рис. 5.13, 5.14). В них реализуется большинство описанных выше принципов, служащих для повышения быстродействия. Поскольку К1БС-архитектура считается одной из наиболее перспективных, то в качестве примера рассмотрим 64-разрядный микропроцессор А1рпа 21066 фирмы ПЕС, в котором реализованы принципы К1БС-обработки. Процессоры А1рпа отличаются универсальностью, позволяющей применять различные операционные системы, а также хорошей сбалансированностью, т.е. возможностью работы с огромными массивами данных, находящимися на дисках и в ОП.
Однако в настоящее время работы по дальнейшему совершенствованию процессоров А)рпа прекращены, так как отделение фирмы, занимающееся разработкой этих процессоров, продано. Рис. 5.13, Структурная схема процессора А1рйа 21066 141 Рнс. 5.14. Упрощенная структурная схема процессора Реп1ппп Структура такого процессора приведена на рис. 5.13. Микропроцессор выполнен на одном кристалле, и в его состав входят устройства целочисленной и плавающей арифметики; кроме того, в нем предусматривается кэш-память уровня П емкостью 32 Кбайт. Он работает на тактовой частоте 275 МГц; частота более поздних модификаций значительно выше. В кристалле процессора реализованы конвейерная организация всех функциональных устройств, одновременная выдача нескольких команд и средства симметричной многопроцессорной обработки.
В кристалле процессора А1р11а расположены два блока, состоящие из 32 регистров каждый: первый предназначен для хранения целых чисел, а второй — чисел с ПТ. Этот процессор способен выполнять арифметические операции над числами с одинарной и двойной точностью. Основными компонентами являются кзш-память команд и данных, устройства обработки чисел с ФТ, обработки чисел с ПТ, устройство для выполнения команд загрузки и записи, а также контроллеры памяти и шины РС1. Кзш-память выполнена как кзш прямого отображения.
При выполнении операции записи в память данные одновременно за- 142 писываются и в кэш, и буферный регистр записи. Контроллер памяти реализует алгоритм отложенного копирования. При обнаружении промаха контроллер обращается к ОП для загрузки соответствующих строк кэш-памяти. Предусмотрен контроллер прямого доступа к шине РС1. К этой шине подключаются адаптеры для сопряжения с шиной прежнего стандарта 1БА с целью использования «старых» периферийных устройств (ПУ) и шиной БСБ1 лля подключения дисковых накопителей.
Процессор А1рйа имеет две модификации, построенные по технологии ШБС; в них предусматривается кэш-память первого уровня объемом 16 Кбайт и второго уровня объемом 96 Кбайт. Для ускорения обменов с памятью в них реализована 128-разрядная шина, позволяющая передавать из памяти два двойных слова, что значительно повышает пропускную способность памяти.
Одной из наиболее интересных К1БС-архитектур является многопроцессорная архитектура БРАКС (Бса!аЫе Ргосеззог Агсп)- гесшге) фирмы Бип. Процессоры с такой архитектурой изготавливаются уже несколькими фирмами. В настоящее время с такой архитектурой выпускаются 64-разрядные процессоры. К основным особенностям такой архитектуры относятся: регистровые окна в качестве механизма передачи параметров между программами; механизмы отложенных переходов и аннулирования команд; широкое использование принципов суперскалярной обработки; многоступенчатые конвейеры целочисленной арифметики и арифметики с ПТ; отделение подсистемы ввода-вывода от подсистемы процессора.
Рассмотрим структуру современного С! БС-процессора на примере наиболее распространенного в нашей стране процессора Репйпп 1У (см. рис. 5.14). В основу этого микропроцессора положена идея суперскалярной обработки, он обладает следующими особенностями: двухпотоковая (или четырехпотоковая) суперскалярная организация, допускающая одновременное выполнение двух (или четырех) простых команд; наличие двух независимых кэш-памятей первого уровня для команд и данных, построенных по множественно-ассоциативному принципу; динамическое прогнозирование переходов; конвейерная 8-ступенчатая организация блока для выполнения операций над числами с ПТ. Все команды распределяются по двум (а в более поздних версиях Репг(шп 1У вЂ” по четырем) исполнительным устройствам, реализующим конвейерный принцип обработки.
Конвейер успо- 143 собен выполнять любые команды из системы команд х86, в том числе целочисленной арифметики и над числами с ПТ. Конвей ер Ч предназначен для выполнения простых целочисленных ко манд. В эти конвейеры команды направляются одновременно, при чем более сложная поступает в конвейер о', а более простая — в конвейер К Такая одновременная выдача двух команд возможна только для ограниченного подмножества целочисленных команд и только при отсутствии зависимости команд по регистрам.
При любой остановке выполнения команды в первом конвейере останавливается и второй конвейер. В этом процессоре используются раздельные кэш-памяти данных и команд П емкостью по 1б Кбайт (в последних моделях Реп11шп 1У). За один такт из них может считываться по два слова, записанных в одну строку. В кэш-памяти записываются три тега, позволяющие производить считывание данных из одной или двух смежных строк и следить за когерентностью кэш-памяти. Для ускорения загрузки кэш-памяти служит б4-битовая шина данных. Число адресных линий составляет 32. Для реализации механизмов динамического прогнозирования переходов в процессоре предусмотрены буфер целевых адресов переходов и два буферных регистра предварительной выборки.
В буфер целевых адресов переходов заносятся адреса команд, находящихся в буферных регистрах предварительной выборки. При обнаружении в потоке команд операции перехода указанный в ней адрес сравнивается с адресами, помещенными в буфер целевых адресов. При их совпадении считается, что данный переход будет выполнен, и начинают выдаваться команды в соответствующий конвейер. Окончательное решение о направлении перехода принимается на основании анализа кода условия. При неправильном прогнозе содержимое конвейеров теряется, что приводит к приостановке их работы на 3 — 4 такта. Помимо механизмов, предназначенных для ускорения операций над числами с ФТ и управляющих операций, в этом процессоре осуществляется конвейерная 8-ступенчатая обработка чисел с ПТ.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
