Солонина А., Улахович Д. Алгоритмы и процессоры цифровой обработки сигналов (2002) (1095891), страница 58
Текст из файла (страница 58)
передатчик и приемник имеют обишс устройства. работающие в режил!е разделения времени л!ежду ними. Интерфейс может работать с различными форматами перелзваемых/принимаемых данных; формы определяется програмлшо в олпом из регисзров управления интерфейсом либо при инициализации процессора, либо в холе выполнения программы с помощью команд бит-манипуляции. На рис. 8.23 указаны три возможных форл!ага. один байт, два байта и три байта.
В общем случае форл!ат данных па перелаче и приеме может быть различным (что и показано на рисунке), поскольку в абсолютном большинстве процессоров приемная и перелтношая части интерфейса работают автономно. Рассмотрим отдельно работу передатчика и приемника. Передача данных Данные, поступающие из ЦПУ через шину данных, записываются в регистр перелаваемых ланных РгПрд. Длина передаваемого слова (формат данных в канале) опрелеляется возможностями полключенной к процессору внешней периферии и задается установкой соответствующих битов в регистре управ- ления интерфейсом. Цикл перелачи начинается с момента записи данных в РгПрд, в этот же мо- л!ент формируется сигнал калровой синх)юкизации.
Данные из РгПрд в па- раллельном кодс пересылаются в сдвиговый регистр передачи СдРПрл, если он к этому моменту пуст, т. е. если прелыдушсс слово передано полностью. Из СдРПрд слово в последовательно!! коде поступает на вывод передачи. Со- держимое СдП РД может передаваться в одном из двух направлений: П начиная со старшего бита (МБВ); П начиная с л!ладшего бита (15В). На рис. В.23 показак варнакт МБВ, что соотве~ствуе~ верхней стрелке, по- меше!шой внутри слвигового реп!стра; вариант (.ЯВ соответствует нижней стрелке. Загрузкой регистров управляет логическая схема так, что очередное слово передачи записывается в РгПрл сразу после передачи первого бита содержи мого сдви гового регистра. При передаче возможно состояние процессора, когда уже переданные дан- ные будут отправляться повторно.
Это произойдет в том случае, когда СдРПрд пуст, а в РгПрд данные еще не поступили. Такое состояние пере- датчика называют ошибкой паатпарнай передачи, на которую реагирует ре- гистр управления и посылает ка логическую схему сигнал ошибки. Логиче- ская схема пркнулительно из регистра нулевых ланкых (РНД) записывает в РгПрд нулевую комбинацию, которая н будет псрелана. Прием данных Данные в последовательном коде согласно направлению передачи (начиная с МБВ или с ЮВ) поступают в слвиговый регистр приема (СдРПрм) и после его заполнения автоматически в параллельном коде пересылаются в регистр принимаемых данных РгПрл!. Важно обратить внимание на следующее; если данные псрславались, начиная с л!падшего бита, то и прием должен осуществляться также с младшего бита, т.
е. слвнг принимаемых данных необхолимо производить от старшего , бита в сторону младшего, чтобы прихоляший последним бит ланкых оказался на своел! месте — в 23-м разряде слвпгового регистра. Принятое слово из СлРПрм в параллельном коле кос!Упает ка регистр принимаемых ланных, а слвиговый регистр обнуляется. Возможна ситуация, когда СдРПрм заполнен и готов к пересылке данных в РгПрм, который в этот момент оказывается занятым данными предыдущего приема. Такое состояние, называел!ое ошибкой переполнения нриетвника, фиксируется регистром управления интерфейсом, пол возлействием которого логическая схема формирует запрос на прерывание приемника, и данные из САРПрл! нс пересылаются в РгПрлт, пока не освободится регистр приема данных.
Базовый синхронный последовательный интерфейс обделает независимыми каналами приема и передачи н снабжен двойной буфер!еацней, т. с. цз л!обом канале есть своя пара реп!от!юв — сдвиговый и ланкых, причем си!тхрокизацня по кажлому каналу может отличаться и быть как внутренней, так и внешней. Двойная буферизация позволяет поддерживать непрерыанасшь папюка данных: лакныс могут перелаватьси в/из регистров приема/передачи в то время„как выполняется передача/прием. Процессоры ОБР56К, ТМБ320С24х„ТМБ320С5000 имеют по одному подобному порту, а процессоры АОКР-21хх — до двух портов, которые называются БРОКТО и БРОКТ1 и имеют следующие приоритеты прерываний: П наибольший приоритет ЯРОКТΠ— перелача; П ЯРОКТΠ— прием; П БРОКТ1 — перелача; П наимсньший приоритет БРОКТ1 — прием.
В сел!ейсгвс 1)БР56хх кроме расслютрсниого интерфейса существует интерфейс последовательной передачи, который имеет следующие особенности (рис. Я.24): П приемник и передатчик не разлелены; одни и те же устройства обеспечивают прием/псрелачу с разделением по времени (мультиплексирование); П сдвипзвый регистр приема/передачи является 3-разрядныл!, поэтому прием и перелача лзкных осуществляется побайтно; П между регистРом принимаемых/передазаемых дащ!ых и сленговым регистром разл!ешекы регистры упаковки/распаковки 24-разрядных данных.
322 рлава а Периферийные устройства старший — средний — лыадший; гз 16 15 вт РтПрдтПрм Ретися»м Распам»вкитупакоккк данпмк ПРД Плм» вЂ” о Последовательный код Сдрпртапрм прд Прм»ч» Последовательный код б Алгоритмы и процессоры цифровой обработки сигналов При передаче данные распаковываются па байты в трех рептстрах распаковки~упаковктц откуда байты в паралледьном коле поочередно пересылаются в сдан гоны й регистр.
Возлюжн ы два варианта последовательной перелачи7приема байтов: младший — срелний — старший и два варианта направлений передачи битов — от старшего МВВ или от младшего 1.БВ, которые описаны вьпле. Рис. 8.24. Распаковка/упаковка данных к процессорах; а — передача и прием начинаются со старшета битв; б — передача и прием начинаются с младшего бита Прием данных осушествляется на тот же сдвиговый регистр, с которого н параллельном коле данные размещаются на своих местах в тех же регистрах распаковки/упаковки, которые теперь служат лля упаковки. После приема последнего байта ланные в параллельном коле пересылаются на соответствующие места репютра приелта/передачи, где упаковываются (объединяются) в полное 24-разрядное слово. В новейших и перспективных процессорах применяются и другие модифпкацитт базового последовательного синхронного интерфейса, которые рассматриваются ниже.
Интерфейс с компандированием Интерфейс с компанлированиелт (рис. 8.25) по р- и А-законам отличается от базового последовательного синхронного интерфейса (слт. рис. 8.23) включением между регистрами РгПрд и СлРПрд компрессора, а между регистрами РгПрм и СдРПрм — экспандера. Олнако разрядность регистров переда"ваемых и принимаемых данных обычно существенно превышает 'Разрялность компрессированных данных, поэтому сушествует залача разме'щения компрессируемых данных а РгПрл и экспанлируемых данных в РгПрм с целью согласования их форматов с форматами данных н ((ПУ. Рас'смотрим на примере процессоров ТМ8320С6201/С6701, каким образом размешаются данные в 32-разрядных регистрах. Ни лередпче колтпрессируемое !6-разрядное слово п1»сдставл»тет собой младшее слово 32-разрядного регистра (рнс.
8.26), которое выравнивается елена до 14 или !3 разрялов с сохранением знака, как па рис. 8.6. С выхода компрессора 8-разрядные данныс в параллельном коде записываются в сдвиговый регистр передачи. ; 11п лрлене согласонание формата данных происходит несколько сложнее. Принятые 8-разрядные компрессированные ланные записываются н 16- разрадный буферный РгПрм и после расширения в экспанлере записынаются в 32-разрядный регистр выравнивания. П)юпедура выравнивания состоит из двух этапов: сначала формируется 16-разрядное слово согласно закону компандирования, затем полученное слово размешается в 32-разрядном регистре РгПрм. Возлюжны три варианта выравнивания в регистре РгПрм (рис. 8.27): П слово занимает млалшие разряды, старшие разряды обнуляются; О слово занимает младшие разряды, старшие разряды заполняются знаком (расширение знака); П слово занимает старшие разрялы, младшие разряды обнуляются.
Вариант выравнивания выбирается пользователем установкой соответствуюших битов в регистре управления послеловательным портом. При отсутствии аппаратной реализации компандирования описанные варианты выравнивания задаются программой пользователя. Колтпандер можно применить лля исследования эффектов компандирования внутренних данных при отладке, для чего сам последовательный интерфейс не используется для обмена ланнылти и отключается от выводов Прд/Прм. В этом случае, разуктеется, на перелаче и приеме устанавливается одинаковый закон компаплироваппя.
Компанлирование внутренних лапных возможно лвултя метолами, путь ланпых лля которых показан на рис. 8.25 штриховоп стРелкой Зг4 Т вва В. Периферийные устройства Ц)ЗЦ и ЛЦ)1 поаииошнол 31 слева Рис. 8.28. Формат данных в РгПрд 0 Регистр рвоянрення 31 0, :Слово Знвх , 'Слово СЛОВО 1 0 8.6.2. Буферизированный последовательный порт е( тб о и о. г ! $ а, ы~ хг т и, С ~ о,' ! 1 я Алгоритмы и процессоры цифровой обработки сигналов а о в х К а о о ы а ы От Х Рис. 8.2т. Варианты выравнивания данных нв приеме ьт Метод 1 — без лрокожденил сдвиговых регистров.
Регистры принимаемых и передаваемых ладных соединяются с помошью логики компандирования. Передаваемые данные компресснруются, а затем зкспандируются. Преимушество данного метода состоит в его быстроте. Недостаток состоит в отсутствии синхронизации с контроллерами ЦПУ и ПМА, что препятствует организации потока данных. П Метод г — с лрохождвнвеи сдвиговых регистров Прерывания приема и передачи или события синхронизации позволяют синхронизировать контроллеры ЦПУ и ПДП с рассматриваемыми преобразованиями и организовывать потоки данных. Недостаток указанного метода в том, что время компандирования зависит от выбранной скорости передачи ланных.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
