Солонина А., Улахович Д. Алгоритмы и процессоры цифровой обработки сигналов (2002) (1095891), страница 57
Текст из файла (страница 57)
Прд анных х. Прм Твктовье нмлульсы Сигнал кадровой синхронизации (С КС) $ $ 1 1 1 Сегмент 1 Сегмент 2 1 Кадр 2 Кадр 1 Рмс. 6.19. Структура кадра тлах(укт ) = У™ Лкк ч, (8.3) г! т ттт Алгоритмы н процессоры цифровой обработки сигналов 3 3 0123456701254561012545Данные Кадровая частота может быть увеличена за счет сокрашения интервала неактивности — при этом уменыпаются паузы между сигналами кадровой синхронизации. Наконец, когда интервал неактивности становится равным нулю.
формируется нелуерывлый лпвюх данных. в котором сигнал кадровой синхронизации перекрывает последний бит прсльщушсго калра. В этом случае лостиглется максимальная кадровая частота где Кк,ьщ — количество битов в одном кадре. Передача кадров в виде непрерывною потока данных называется лепре)тывиыи резггтьмозг. В непрерывном режиме СКС генерируется следом за первой загрузкой регистра перелаваемых данных (рис. 8.23) и в дальнейшем пе ~снерируется, если пе происходит каких-либо сбоев и перехода процессора в состояние останова. По завершении состояния останова процессор пачп~аст работать в непрерывном режиме„и генерируется елинстветгиый сипаю кадровой синхронизации (рис.
8.)8, г). Слсдователыю, пригшипиальное различие межлу работой процессора на макспмазьной кадровой частоте и непрерывным Режимом состоит в том, что в первом случае (рис. 8.)И, а. в) сигнал кадровой синхронизации формируется на каждом калре, а во втором — передастся один раз только в начале передачи.
Сугцествугот и лругие, более сложные варианты кадровой синхроигтзагтгпп некоторые из пих будут показаны при рассмотрении синхронных последовательных портов. Обязательность тактовой и кащювой синхронизации приволпт к необхолихгост~г строить последовательный интерфейс в общем случае пз пяти линий (рис, 8.20): (:) тактовой синхронизации (тактовых импульсов): С) приема данных; Рмс. 6.20.
Последовательный синхронный интерфейс 5 калровой синхронизации приема; ° перелачн ланных; ° кадровой синхронизации передачи. ."8.5.3. Синхронизация асинхронных портов Асинхронная псредачаггпртгехт, как было отлгечено, используется в многоатРесных систелтах, когда ьюмент поступления данных неизвестен. Кроме тоТо, в полобных системах необхолимо различать данные н адрес приемника, ° торому предназначены передаваемые данные, а также учесть их болыпую подверженность влиянию импульсных помех. Три этих фактора существенно усложняют процелуру временного согласования обмена данными.
Телг не менее, выход найден в особом построении передпвпетгого стола таким образом, чтобы из его ст)туктуры можно бьшо однозначно выделить слово данных. Это означает, что передаваемое слово должна отличаться от 8-разрялпого слова данных, используемого в синхронных портах, введением дополнительных. служебных битов, которые охватывали бы слово лаппых и прельпвляли его приемнику. Типичным представителем процессоров, солержашпх асинхронные порты, является семейство ОВР56К, на примере которого и .' Рассмотрим принцип организации асинхронной работы. Перелаваемое слово (рпс.
8.2!) солержнт 8-разрядное слово сообшенпя (данные или адрес) и служебные биты, назначение которых ясно из их наименования: ш старта (начало передаваемого слова); ьз стопа (окончания передаваемого слова); П проверки иа четгтость/нечетность (заши га от помех); (2 типа сообшепия (адрес нлн ланные). рлава В. Периферийные устройства 314 Комбинация данных 10101101 1 0 9 В Ьа - — И'= ~~~~ бс пюд 2. с=» (8.10) Стоп Старт 1 0 10 9 В 10 9 В о Рис.
8.21. Форматы асинхронных слов Алгоритмы и процессоры цифровой обработки сигнал»к Все перелаваемые ся»ва»блзатесьна с»дерлгат биты старта и стопа, располагающиеся в начале и конце слова соответственно. Возможны три формата асинхронных слов (см. Рис. 8.21): О лесятиразрядное слово (рис. 3.21, а); О одиннадцатиразрялное слово, содержащее биз. "проверки четности/нечет.
ности" (рис. 8.21, б); П одиннадцатиразрядное слово, содержащее бнт "типа сообшенкя" (рис. 8.21, в). Во всех случаях состояние бита "сзарт" всегда равно нулю, а бита "стоп"— единице. Зтн биты позволяют обнаружить ошибку кадровой синхронизации, поскольку асинхронный калр состоит только из одного слова. Обл1ЕН даНнЫМИ только МЕжду двУмя асинхРонными портами не требует передачи алреса, поэтому используется формат (а) или формат (б), причем формат (б) применяется па линиях, подверженных импульсным помехам. Бит проверки "четности/нечетности", илн просто проверки на четность, по. зволяет обнаружить ошибку в принил1аемых данных.
Обнаружение ошибки осуществляется с помощью кода Вагнера (кода про верки на четность), комбинация которого образуется введением дополнительного проверочного символа "1" или "0" в зависилсости от того, каков вег кодовой комбинации да!щых. Весалс И' комбинации называется коли ьество символов со значением "1". Если вес четный, проверочный символ принимает значение "0": если вес нечетный, проверочный символ принимает значение "1".
Таким образом, вес любой комбинации кола Вагнера всегда четен. Например, 8-разразрядная комбинация данных 10!О! !00 «меет вес И'= 4, поэтому проверочный — девятый — символ устанавливается в О, и комбинация кода Вагнера принимает вил 010101!00. имеет вес Иг= 5, поэтому проверочный символ установится в "Г, а комбинация кола Вап1ера примет вил 110101101, т. е. ее вес равен б. Этн примеры показывают, что значение проверочного символа равно весу комбинации данных по модулю 2 Такой код не способен исправлять ошибки, а может нх только обнаруживать.
Более того, код Вагнера обнаруживает ошибки лишь нечетной кратности. Другой вариант кода Вагнера настраивается на нечетный вес комбинации данных: проверочный символ равен "0", если вес нечетный, и равен "1", ес- ли вес четный. В этом варианте комбинации кода Вагнера преобразуются в 110101100 для первого примера н в 010101101 для второго, т. е. они всегда имеют нечетный вес. При обнаружении ошибок кадров»й синхронизации ипи ошибочно принятой комбинации процессор будет обслуживать прерывание приема данных соглас- но заложенной подпрограмме, адрес которой размещается а табпице векторов прерываний памяти программ.
Многоадресная система позволяет обеспечивать обмен да!щымп между любой парой или группой процессоров, объединенных в систему. Все процессоры подклсочаются к одному провозу. Протокол обмена даппылщ предусматривает (рнс. 8.22): С! организацию соелинения по принципу "ведущий-веломый"; ь! запрещение возбуждения линии более чем одним процессором; сообпсЕ- нве передается одним из процессоров, в это время лругие процессоры могут анализировать о«ипил~асмо» сооб1ценне: кажлый процессор отзывается только на свой адрес (инливгщуальный или групповой); 1:1 кадр предстаалс1»т собой 11-разрядное слово формата (см.
Рис. 8.21, б плн рис. 3.21, в): установка бита "типа сообщения" в "1" означает, что слово содержит аДРсс, в пРотивном сл1Чае — данные; Алгоритмы и процессоры цифровой обработки сигналов Лава В. Периферийные устройства ах О х и и о >, и а Ф Ф Ф а Х Ф О. Ф О в о Х Ф 1 О Ф О ст а с с и 3- о и О С х Ф О. О о о Ф о О. с с ч Сч Ф 8 Х Ф Х и О а с К с ч $ $ >Е Д 4 $ 8 $ % 1 й. 2 а в промежутке между сообшсниялги устанавливается Режим холостой ли- нии, который поддсржнвается подачей ца нее не менее 11 единиц и црн обнаружении которо~о можно передавать сообшснцс; зтот режим завер- шается прерыванием холостой линии.
° 6. Синхронные последовательные порты уществучот два класса последовательных портов: синхронные ц аснтрпнныв. лавное отличие между ними, как было сказано в разд. 8.4, состоит в орга' изации временного согласования между передатчиком и приемником. остальном их структуры похожи, цозтому в дальнейшем рассматриваются ько синхронные порты. бсолютное большинство 11ПОС снабжены одним или несколькими послеовательпыми портами, которые отличаются способами передачи и приема анных. В связи с зтим выделяют: базовый последовательный порт; л) буферизированные порты; многоканш1ьные буферизированные порты: (л многоканальные порты с временным разделением каналов. Все зги порты прсдсгавляют собой модификации базового пирнла с разнообрвзныл~и усложнениями с целью расширения возлюжностей процессора и :увеличения его быстродействия.
Поэтому сначала рассмотрим базовый синхронный порт, .6.1. Базовый синхронный порт "В состав базового синхронного порта (рис. 8.23) входят: л регистр передаваемых данных (РгПрд); г3 сдвиговый регистр передачи (СдРПрд): лз регистр принимаемых данных (РгПрм); ш сдвиговый регистр приема (СдРПрм); О группа регистров управлением интерфейсом; О логическая схема управления интерфейсом; О счетчики байтов/слов передачи и приема; (л генераторное оборудование. Интерфейс обеспечивает дуплексный обмен даццылти с различными устройствами цо цослелователыюллу каналу, поэтому на передаче осушсствлястся преобразование параллельного кола в последовательный, а ца приеме — последовательного в параллельный. ~О 1Е Ыаоо О.О.
юдОО От ОО О- ~Ч о а О О О О !й а О Л вЂ” Ю ОО о а О О ЕИ О- О т е а ГО ~ О Ф О Э х О О О а. ГО й о е и о Алгоритмы и процессоры цифровой обработки сигналоО,~ГПЕВа 8. Периферийные устройства ~е % к й ~е Ф М Х о ~Х % В Б О 32! лава а Периферийные устройства 320 Алгоритмы и процессоры цифровой обработки сигналов Передающая часть (передатчик) и приемная часть (приемник) в большинстве процессоров полностью разделены и независимы; исключение составляют процессоры фирмы Ма!ото!а, в которых, как будет показа!ю.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
