Джон Ф.Уэйкерли Проектирование цифровых устройств. Том I (2002) (1095889), страница 125
Текст из файла (страница 125)
Примеры проектирования комбинационных схем ° Если вы внимательнее всмотритесь в процедуру преобразования, то поймете, что старший значащий бит мантиссы т, всегда равен 1, за исключением случая, когда 1 не найдена. У ИС '148 есть выход ОЯ 1, на котором сигнал возникает как раз в этом случае, что позволяет нам получить сигнал а без мультиплексора. ° Выходные сигналы ИС '148 имеют низкий активный уровень, поэтому биты показателя экспоненты ЕО !.-Е2 Е также представлены сигналами с низким активным уровнем. Естественно, что для получения сигналов с высоким активным уровнем можно было бы воспользоваться тремя инверторами. ° Поскольку все сигналы имеют низкий активный уровень, биты мантиссы также представлены сигналами с низким активным уровнем, но на выходе ЕО !.
ИС '148 и на выходах У !. ИС '! 51 имеются также значения битов мантиссы, представленные сигналами с высоким активным уровнем. Строго говоря, мультиплексоры изображены на рис. 6.3 не вполне корректно. Как показано на рис. 6.4, возможно другое условное обозначение ИС 74х151. Словами это можно выразить так; если входные данные мультиплексора имеют низкий активный уровень, то активный уровень даиных на выходах противоположен тому, который указан в исходном условном обозначении.
На рис. 6.3 следует предпочесть обозначение «активного низкого уровня данных», так как только в этом случае активные уровни сигналов на входах и выходах ИС '15! будут согласованы с названиями сигналов на этих выводах, Однако прн передаче данных и при их хранении разработчики (и автор данной книги тоже) не всегда следуют этому правилу. Обычно бывает ясно из контекста, что при прохождении через мультиплексор и при хранении в многоразрядном регистре (рассматриваемом в разделе 8.2.5) активный уровень данных не изменяется. 74х1$1 рис.
6.4. Нетрадиционное условное обозначение 8-входового мультиплексора 74х151 6.1. Примеры проектирования на основе стандартных блоков 661 6.1.3. Двойной приоритетный шифратор Очень часто стандартные ИС средней степени интеграции не могут реализовать свои функции без помощи их «меньших братье⻠— простых вентилей. В качестве следующего примера мы хотим построить приоритетный Шифратор, который находит среди восьми сигналов запроса не только сигнал с наивысшим приоритетом, но также и сигнал со «вторым по старшинству приоритетом».
Предположим„например, что для входов запроса й Е [О;7] активным является низкий уровень сигнала, причем входу В 1.0 принадлежит высший приоритет. Пусть сигналы А[2:О] и АЧАЕ10 указывают на запрос с наивысшим приоритетом. Уровень сигнала АЧА00 активен только в том случае, когда присутствует хотя бы один запрос. Сигналы В[2:0] и ВЧА00 пусть указывают на «второй по старшинству приоритета» запрос, причем уровень сигнала ВЧА00 становится активным только тогда, когда имеются, по крайней мере, два запроса.
Обнаружить запрос с наивысшим приоритетол1 довольно просто; достаточ но воспользоваться ИС 74х148. Другая ИС '148 позволяет находить зштрос со «вторым по с гаршинству приоритетом», но только прн условии, что сначала мы «исключаем» запрос с высшим приоритетом на входе этой микросхемы. Это можно сделать с помощью дешифратора, выбирающего сигнал, который надо исключить, на основе сигналов А[2:0] и АЧА[30, поступающих от первой ИС '148. Эти идеи воплощены в решении, приведенном парис.6.6. Активный уровень сигнала возникает не более чем на одном из восьми выходов дешифратора 74х138 — на том, который соответствует запросу с наивысшим приоритетом. Сигналы с выхода дешифратора поступают на входы вентилей И-НЕ, чтобы «исключить» запрос с наивысшим приоритетом.
Использованный прием позволяет получить на выходах ИС '148 сигналы с высоким активным уровнем, как это следует из рис. 6.5. Адресные выходы А 1 [2:0] можно переименовать так, чтобы они имели высокий активный уровень сигналов, если изменим также имя входа запроса, относящегося к каждой выходной комбинации. В частности, мы инвертируем биты номера запроса. В видоизмененном условном обозначении высший приоритет имеет сигнал запроса на входе 10.
74х148 74»148 рис. 6.6. Альтернативные условные обозначения 8-вхадового приоритет- ного шифратора 74х148 662 Глава 6. Примеры проектирования комбинационных схем В Ц7О! 742В!46 74!.З! Зб В!О 4 вы з вм г АО А1 г Сг А!2 0) АЧАЦО о цоп 7423!И В!.О 1 2 74!.500 во з водо обо г Об вм з В! 4 0 1.1 з 6 ВО 1.1 Ов га.3145 в яо!г Е! П АО В А! 15 А2 !4 !3 ез 12 ЕО в ю О !2 16 з во 7 В! 6 В2 сб В1-3 2 в вз е „Во Ьз оьз зз жг 0! В !.4 н !р В4 1 оы г 3 ЯО 1.4 !г ВЧАиО О4 С7 ю В Ьб!3 !г в ВО!5 О!5 6 сз В.сб ! г Вб З в ЯО.Ьб О !.б 10 С5 От ВЬ7 3 В7 е 1, ВО27 оп зз С5 Рис.
6.6. Схема шифратора, обнаруживающего запросы с первым и вторым по старшинству приоритетами 6.1.4. Расширение компараторов В разделе 5.9.4 мы показали, как можно строить большие компараторы путем каскадного включения 4-разрядных компараторов 74х85. Поскольку ИС 74х85 предусматривают их последовательное включение, на основе этих микросхем можно создавать сколь угодно большие компараторы. У 8-разрядного компаратора 74хб82 вообще нет никаких входов и выходов для каскадного включения, Поэтому может показаться, на первый взгляд, что этой ИС нельзя воспользоваться для построения больших компараторов. Но это ие твк ВЬЗ ! в ы!2 Я 1„512 В 1.5 г! в ш зз Е! !7 АО Ю А! 15 Аг !4 !з ез !2 ЕО !1 ю з АО 7 в А2 Ап О! 14 16 АЧАцо е! чо 71 Е2А чг чз А 74 в 75 чв 77 и оьо з4 О !.! зз 012 е Огг » оы з О!5 з ои О Ьг 6.1.
Примеры проектирования иа основе стандартных блоков 563 Если вы задумаетесь о сущности сравнения многоразрядных слов, то станет ясно, что два многоразрядных операнда — скажем, по 32 бита 5',по четыре байта) в каждом — равны только в том случае, когда равны их соответствующие байты. Если при сравнении необходимо принимать решение вида «больше чем» или «меньше чем», то результат сравнения определяется по самым старшим из неравных байтов. Реализацией »тих идей служит схема (рис.
6.7), позволяющая обнаруживать равенство двух 24-разрядных операндов или выносить решение вида «больше чем» с помощью трех 8-разрядных компараторов 74х682. Сравнение 24-разрядных операндов осуществляется на основе результатов сравнения отдельных 8-разрядных слов; выходные сигналы формируются дополнительной комбинационной схемой согласно следуюшим равенствам: О = ЕО2 ЕО1 ЕОО = 6Т2+ ЕО2 ОТ1 + ЕО2 ЕО1 .
ОТО. РЕО РОТО Р~гз 61 тхгз о~ 19 ЕОО а и ЕО2 1. РЕОО 072 ь Ротс из Маббг 74927 тэ ест ь Э 74927 в 5 74 902 а и Отт ь 74962 2 и з 04 741 02 5 4 в ог рис. 6.7. Схема 24-разрядного компаратора ро 2 ОО Э Рт 01 Рз В Оэ рэ Оэ 94 Оа Р5 и рв Об И рт от 14 Рб Оа З рв 1» Рта В 01О ' р„в 011 ро '1 012 12 из 'э Отэ " Ри 15 Ои 1В Р15 1т 015 1В РО ОО 01 Рг 02 РЗ Оэ Р4 04 Рато 05 Рб 06 Р7 07 РО Оо Р! 01 Р2 Ог Р ЕО О ОЗ Р4 04 Рот о 05 Рб 06 Р7 От Рта Отв ит 4 017 5 Ртв В 019 т Р19 В 019 ри 11 091 12 Рэт '3 1»1 14 из 15 Ои та ри 17 Оээ И РО ОО Рт 01 Р2 02 Рэ аз Р4 04 Р5 05 Рб 06 Р7 ш 664 Глава 6.
Примеры проектирования комбинационных схем Такой «параллельный» подход к расширению ком паратора в действительности дает большее быстродействие, нежели последовательное включение ИС 74х85, потому что исключается задержка распространения сигналов в каждом каскаде по пути от входов до выходов, с помощью которых компараторы соединяются один за другим. Параллельный подход и двухуровневая логика ИИЛИ для объединения результатов сравнения 8-разрядных слов позволяют создавать компараторы с очень большим числом входов, которое ограничено только коэффициентом объединения по входу схем в логике И вЂ” ИЛИ. Применяя для объединения дополнительные логические схемы, можно строить сколь угодно большие компараторы.
6.1.5. Компаратор с управляемым режимом работы Довольно часто требования, предъявляемые к цифровой схеме делают очевидным решение поставленной задачи на основе ИС средней степени интеграции или других стандартных блоков. Рассмотрим, например, такую задачу; ° Построить комбинационную схему, на входы которой подаются два 8-разрядных целых двоичных числа без знака Х и т и сигнал управления М!й/МДХ, а на выходе возникает 8-разрядное целое двоичное число без знака 2, такое что Е = и!1п(ХУ), если М1!ч/МАХ = 1, и Е = твх(Х, у), если М1й/МАХ = О. Нетрудно представить себе эту схему составленной из ИС средней степени интеграции.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
