Айфичер Э., Джервис Б. Цифровая обработка сигналов, практический подход (2-е изд., 2004) (1095888), страница 139
Текст из файла (страница 139)
Следовательно, каждая выборка требует двух ячеек памяти, Современные процессоры ЦОС также предлагают ориентированные на приложения команды для таких областей, как кодирование речи (например, при поиске в кодовой книге), цифровое аудио (например, в системах объемного звучания) и телеизммуникации (например, в декодировании Витерби). ;. 122.5., Средства дублирования В цифровой обработке сигналов дублирование подразумевает использование нескольких стандартных блоков, например, более одного АЛУ, умножителя или ячейки памяти. Часто блоки располагазотся так, чтобы их можно было использовать параллельно. В ЦОС нормой является наличие одного центрального процессора с дублированными одним нли несколькими арифметическими устройствами.
В то же время, в области ЦОС уже используется концепция полнофункциональной параллельной обработки, когда, например, над одной задачей работают несколыю независимых процессоров или несколько процессоров под общим управлением. На настоящий момент на рынке представлено несколько процессоров ЦОС с параллельной обработкой, например, ТМЯ320С40 и АПЯР-210б0 ЯНАКС. 799 12.2. Компьютерные архитектуры обработки сигналов .12.2.6;-; Встроенная память/кэш В большинстве случаев чипы ЦОС работают настолько быстро, что медленная недорогая память не может поддерживать такой темп. Обычно при этом процессор замедляется — вводятся состояния ожидания. В некоторых процессорах состояния ожидания имеют программное управление, хотя иногда для замедления процессора требуются внешние аппаратные блоки.
Разумеется, наличие состояний ожидания означает, что процессор не может работать с полной скоростью. Чтобы решить описанную проблему, во многие чипы ЦОС встраивают скоростные внутренние ОЗУ и!или ПЗУ данных. В таких процессорах низкосюростная внешняя память может использоваться для хранения программного кода. При инициализации код может передаваться в быструю внутреннюю память для выполнения операций на полной сюрости. Для реализации в реальном времени и создания оюнчательиых прототипов полезны скоростные встроенные стираемые программируемые ПЗУ (СППЗУ). Некоторые чипы имеют также встроенный программный кз, который может использоваться часто повторяемыми блоками программы.
Если код выполняется в кэше, можно не вызывать лишний раз команды из памяти, ускоряя выполнение программы. В настоящее время встроенная память используется повсеместно. 12.2.7. Расширенный параллелизм — В!М0, ЧЫ))У и статическая суперскалярная обработка В настоящее время в архитектуре процессоров ЦОС наблюдается тенденция к повышению производительности за счет увеличения числа команд, выполняемых в каждом такте, и числа операций, выполняемых при вызове одной команды !1, 2, 4, 8, 10). В новейших архитектурах процессоров ЦОС для повышения вычислительной эффективности интенсивно используются методы параллельной обработки. Наиболес часто применяются (иногда совместно) следующие три техники: архитектура Б1МР (гйпй!е !пзггпсбоп, пю1йр1е г)аГа — с одним потоком команд и многими потоками данных, также ОКМД вЂ” "одна команда, много данных"), архитектура УЕ1% (тету-!агйе-шз1щсйопигогг( — архитектура с командными словами сверхбольшой длины) и суперскалярная обработка !4, 5, !О).
Обработка с архитектурой ЯМ0 используется для увеличения числа операций„выполняемых при вызове одной юманды. Обычно в процессорах ЦОС с архитектурой 31МО процессор имеет несколько трактов передачи данных и несколько операционных блоков. Следовательно, одна команда может передаваться нескольким операционным блокам для обработки блоков данных одновременно, увеличивая число операций, выполняемых за один такт (см., например, рис. 12.11).
В контексте рнс. 12.11 процессор ЦОС имеет два операционных блока, каждый со своим АЛУ, умножителем-наюпителем н схемой сдвига. Процессор может выполнять две различных арифметических операции (например, сложение и умножение-иаюпление) одновременно в течение одной команды. В число процессоров ЦОС с архитектурой 81МР входят 0ЯР1б000 (Еп- 800 Глава 12. Универсальные и специализированные процессоры ЦОС Шинаканнмя — д Шннаканнмк- В Рне. 12Л1. Днойные арнфмегнческне устройства н двойные тракты передача данных лла обработки по скеме $!МЭ сепг), ТМБ320С62х (Техаз 1пзгпщгепгз) и Т(8егБНАгкС (Апа!08 Реп(сез) АРБР-ТБ001 (Апа1о8 Реу(сез)т.
Привлекательной особенностью архитектур Б1МР, особенно архитектур, которые поддерживают данные нескольких размеров, является возможность эффективного увеличения числа доступных операционных блоков, а следовательно, числа операций, выполняемых за такт, путем разделения блоков. Например, в процессоре Т(йегБНАКС два доступных умножения можно разделить для одновременного выполнения четырех операций умножения-наюпления 16 х 16 бит вместо одной операции умножения- накопления 32 х 32 бит (рис. 12.12). Очевидно, что в приложениях, где данные обрабатываются параллельно, архитектура Б1МР может значительно повысить эффективность работы процессора.
Впрочем, в приложениях с последовательными данными возможность увеличения вычислительной эффективности за счет обработки по схеме Б1МР незначительна. По этой причине в следующем поколении процессоров ЦОС, нацеленных на многоканальные приложения (такие как системы мобильной связи третьего поколения), используются возможности обработки с одним потоюм команд и многими потоками данных (Б1МР) [4, 8, 10]. Обработка с командными словами сверхбольшой длины (Чету (.опй 1пйппсйоп %~от!(— Ч(.1%) позволяет существенно увеличить число юманд, обрабатываемых за такт [10).
По сути, командное слово сверхбольшой длины — это юнкатенация нескольких коротких юманд, и для выполнения нескольких коротких команд за один такт требуется иесюлько операционных блоков, функционирующих параллельно. Принципы архитектуры ЧЬХ% и схема потока данных улучшенных процессоров ЦОС с фиксированной запятой ТМБ320С62х иллюстрируются на рис. 12.13.
Центральный процессор содержит два тракта передачи данных и восемь независимых операционных блоков, организованных в два набора — (1.1, Б1, М1 и 01) и (1.2, 82, М2 и 02). В данном случае каждая короткая команда имеет длину 32 бит. Восемь таких команд вместе образуют пакет командного слова сверхбольшой длины, который может обрабатываться параллельно несюлькими устройствами. Обработка по схеме Ч(РХ начинается с извлечения центральным процессором из встроенной программной памяти пакета юманд (восемь 32-битовых команд). Восемь команд в вызванном пакете формируют исполняемый пакет, если они могут выпол- Ятакне ММХ вЂ” ядро пропессора Реайоы н его кланов. — Прим. рев.
12.2. Компьютерные архитектуры обработки сигнапое 801 32.битовый 32-битовый вм:д а) Даа 32.битовых вида Д азз.а И б) Рне 12 12. Иллюстралня нслольювання обработки но схеме ЯМ 0 н еолдерио кн данных нескольких размеров для увеличения а еронессоре т)аегЗНАКС числа умножителей-наколнтелей с одного до чегыреХ няться параллельно, а затем (по обстановке) передается восьми операционным блокам. Следующий 256-битовый пакет команд вызывается из программной памяти во время декодирования и выполнения исполняемого пакета.
Если восемь команд в вызванном пакете нельзя выполнять параллельно (например, если все восемь команд — команды умножения/накопления, в течение одного такта можно выполнять только две из них, так как существует всего два умножителя), тогда формируется несколько исполняемых пакетов, м)торые передаются операционным блокам по одному за раз. Вызываемый пакет всегда имеет длину 256 бит (восемь команд), но размер исполняемого пакета может составлять от одной до восьми команд. Архитектура ЪЧ.1% предназначена для поддержки параллелизма на уровне команд. Если объединить данную архитектуру с высокой тактовой частотой (обычно 200 МТц), обычно получаются весьма эффективные процессоры ЦОС. Следует, правда, помнить, что в семействе ТМЯ320С62х, например, параллельная обработка команд планируется во время компиляции.
Впрочем, если команды нельзя выполнять параллельно, вычислительная эффективность подобных процессоров не используется. Другой способ увеличить скорость выполнения команд процессора ЦОС (число команд, обработанных за такт) состоит в суперскалярной обработке, в которой используется параллелизм на уровне команд. Традиционно термином суперскалярный называют архитектуру компьютера, позволяющую выполнять несколько команд за один такт [5). Глава 12. Универсальные и специализированные процессоры ЦОС В02 Пакет мзвасченнмх команд Нспоаиаемыс пакстм ! ! ! ! ! ! -! ! ! ! ! ! Двв тракта денных Рме. 1243. Принпнлы архитектуры с хоманднымн словвмн сверхбольшой длины 1чегу 1дшя !па!им!ми вгопз — чь1чу) и схема потока данных в пропессорах ТМЗЗ20сйзх.
Примечание! Ы, 1.2 — логические злементы; 31, З2 — схемы сдвига/логические злементы; М1, М2— умножнтслн; О1, 02 — адресные злеманты Подобные архитектуры широко использукзтся в таких универсальных процессорах, как РоьчегРС и Репбшп. Суперскалярные процессоры ЦОС содержат несколью операционных блоков, и несюлько команд могут передаваться зтим блокам для параллельной обработки.
Кроме того, для дальнейшего увеличения производительности интенсивно зксплуатируетсл метод параллельной обработки. Наиболее известным суперскалярным процессором ЦОС является ТзяегБНАКС 1Ала1оя Реч)сез) 1см. [4] и рис. 12.14). Процессор Т)дегБНАКС описан в спецификации как статический суперскалярный процессор ЦОС, поскольку параллелизм юмаид определяется до их выполнения. Фактически процессор Т)йегБНАКС объединяет юнцепции Б1МР, ЧЬ1тд1 и суперскалярной обработки.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
