Калабеков Б.А. Микропроцессоры и их применение в системах передачи и обработки сигналов (1988) (1092085), страница 19
Текст из файла (страница 19)
Рис. 3.10. Схема алгоритма разпетвляи» нгегося процесса !02 Таблако Вд лдрес 00 Комакса О! б 7 Бловг 1:ля-(Б) 0 1 б В Блок г:4 000(4) 01 бд О1 б4 Блок .7: Ус Л ора (7с) к ячейке 0170 01 б О 0 1 б 0 БЛОК аз ям-(С) 01 бд Безуслодкыа пелекод к ~ ячейке с адресом 0171 0 1 Е Р О 1 7 0 1 Блок Есд~(0) 0 1 7 1лз Блок б:лм-(4)ч(В) 01 7 г Блок 7:В (4) (7с) 0 (-(7с)-7 — ( Таблица З.У Адрес команды в ОП Чиано бздтов ззоисвении 1 ~ Блок 7: А~(В) 0167 1 ~ Блок г; Ак-СЦП (А) О!69 016А 016В ! ~ Блок 4: Ам-(С) 016С 01 60 0 1 6Е О! 6Р 1 ~ Блок Б: Ак-(Щ ! ~ Блок Б; Ам-(А)+(В) 1 Блок 77 Вм-(А) 103 Команде в «адовое комбинации О! 1!! 000 0168 ~ 00 00! 111 11 011 010 01 1 10 000 00 000 001 01 111 001 11 000 011 01 11 0 00! 00 000 001 01 70 ~ О! !!! 010 017! ~ !О ООО ООО 0172 01 000 111 Блок 5: УсП при (Тс) 1 к ячейке (ВзВз) =0170~в Бечуслониззй иереход к ячейке (ВзВз) =017! В табл.
3.8 показано размещение в ОП команд, реализующих рассмотренный алгоритм. Пусть команда, реализующая операцию блока 1, помещается в ячейку ОП с адресом 0167. При выполнении программы следующая команда будет считываться из соседней ячейки 0168 н в этой ячейке должна храниться команда, реализующая операцию блока 2. Затем из трех очередных ячеек 0169, 016А, 016В должна считываться трехбайтовая команда условного перехода по (Тс) = ! (блок 3): при (Тс) =- 0 не происходит нарушения естественного порядка следования ячеек, из которых при исполнении программы считываются команды, и очередная команда (блок 4) считывается из ячейки с адресом 016С; при (Тс)= 1 происходит переход к ячейке 0170 (этот адрес приводится во втором и третьем байтах команды условного перехода), хранящей команду блока 5.
Далее, независимо от того, выполняется ли команда блока 4 либо команда блока 5, следующим действием должно быть выполнение операции, предусматриваемой блоком б. После выполнения команды, считываемой из ячейки 0170, очередная команда блока 5 считывается из соседней ячейки 0171. Но если выполняется команда блока 4, то после ее выполнения переход к ячейке 0171 может быть выполнен трехбайтовой командой безусловного перехода, помещаемой в ячейки 016Р, 016Е, 016Е (во втором и третьем байтах этой команды указывается адрес перехода 0171).
Затем из очередной ячейки 0172 считывается команда, выполняющая операцию блока 7. В табл. 3.9 приведена программа данной задачи. ПРОГРАММИРОВАНИЕ ЦИКЛИЧЕСКИХ ВЫЧИСЛИТЕЛЪНЫХ ПРОЦЕССОВ Рассмотрим выполнение операции кодового умножения двух восьмиразрядных чисел без знака. Пусть множимое хранится в паре регистров РЕ, где оно занимает младший регистр Е, старший регистр Р пары регистров установлен в нуль. Будем считать, что множитель хранится в аккумуляторе А.
Шестнадцатиразрядное произведение будем формировать в паре регистров Н1 . Процесс получения произведения организуем следующим образом. Будем анализировать разряды множителя, начиная с его старшего разряда. В соответствии с этим частичные произведения будут формироваться, начиная со старшего частичного произведения. Накопление суммы частичных произведений будем производить в паре регистров Н(., т. е. к содержимому предварительно сброшенной в нуль пары регистров НЕ вначале прибавим восьмое частичное произведение; затем, сдвинув на один разряд влево содержимое пары регистров Н1., прибавим седьмое частичное произведение и т.
д., пока не будут просуммированы все частичные произведения. Таким образом, этот процесс носит циклический характер: цикл, содержащий операции сдвига влево содержимого пары регистров Н1., 104 формирования и прибавления к содержимому пары регистров Н1. очередного частичного произведения, должен быть повторен восемь 1 нс -с раз. Для счета числа повторений цикла органи- в г зуем счетчик на регистре В.
В этот регистр предварительно занесем число 8 и после каж- нь "сввл(нс) дого повторения цикла будем вычитать единицу из содержимого регистра В, проверяя затем, равно ли нулю его содержимое. При и — сваи(А) достижении нулевого значения производится в выход из цикла. На рис. 3.
!1 представлена схема алгорит- в ма. Блок 1 производит установку нулевого ИЬ -«-(ИЦ+(РЕ) значения в паре регистров НЕ. Блок 2 устанавливает в регистре В (счетчике) начальное в (в)- г значение 8. Блок 3 производит сдвиг на один разряд влево содержимого пары регистров в Н1; эта операция выполняется путем удвое- гх ния содержимого этой пары регистров: Н1» — (Н1.)+ (Н1). Блок 4 предназначен для анализа очередного разряда множителя; для этого содержимое аккумулятора А сдвигается ритма операиии кодового влево, в результате чего очередной разряд уикожекич хранимого в нем множителя передается в триггер Тс регистра признаков. Блок 5 производит разветвление по содержимому триггера Тс. При (Тс) = ! в блоке б выполняется операция прибавления множимого (содержимого пары регистров 0Е) к сумме предыдущих частичных произведений в паре регистров Н1.
При (Тс) = 0 операция суммирования не выполняется, по команде условного перехода осуществляется переход к команде блока 7. Блок 7 производит вычитание единицы из содержимого счетчика (регистра В), после чего блок 8 выполняет разветвление по содержимому триггера Тг регистра признаков. Если при выполнении команды блока 7 в регистре В образуется нулевое значение, в триггере Тг устанавливается значение лог. 1, происходит выход из цикла и переход к очередной команде. Если содержимое регистра В не равно нулю, то в триггере Тх устанавливается значение 0 и команда условного перехода производит переход к команде блока 3, вызывая очередное повторение цикла. В табл. 3.10 показано размещение команд в ячейках ОП.
В табл. 3.11 приведена программа рассматриваемой операции умножения. В цикле выполняются команды блоков 3 ... 8. Определим количество тактов Фт,, требуемое для однократного прохождения цикла алгоритма. При этом будем полагать, что во всех разрядах множите- 10в Таблица б. (й Айрес пп комаива ггбб), ггбс) 12бб 17бб 1гб71 чгбв 12ЕВ) ггбп~ 1гев ' блок ггНС -й Елок 2:В~-В елок банг~ (нг) е(нг ) Елок с г 4.» сцп(о) бее Перекрое ели' бг Уеп кри (то) и к ячейке 1288 Еяек б: НЕ ~- (НС)+(РЕ) Елок 7г б к- (В) 1 Елок 8:Уоя ори (Тг)=б к ячейке 12бб (Тг)- 1 — о.
Таблица 8.1! оо ам , е о мо ч ао Адрес команды в ОП Комаада в кодовая команнекнн Поесненна 1250 1251 1252 00 100 001 ОО 000 000 00 000 000 1О Блок 1: Н1.ч-(ВзВз); (Вз) =0; (В,) =О !253 1254 Блок 2: Вч-(Вз) (Вз) =8 00 000 110 00 001 000 1255 ~ 00 101 001 ~ 1 ~ 10 )БлокЗ:Н(.ч-(Н(.)+(НЦ 11 010 010 1 3 10 Блокб:УсП при (Тс)=0 к 01 011 011 ячейке 125В О О О 1 О О 1 О (Вз) =12~а! (Вз) =5В~е 1257 1258 1259 О О 0 1 1 0 0 1 ! 1 ~ 10 ~ Блок б: Н(.ч-(НЦ+(РЕ) 125А 0 0 0 0 0 1 0 1 ~ 1 ~ Б ~ Блок 7: Вч-(В) — 1 125В Блок 8: УсП прн (Тг) =0 к ячейке 1255; (Вз) =12~а', (Вз) =ББга !О 125С 125(1 125Е 1 000 010 01 010 101 00 010 010 106 1258 ~ 00 000 111 ~ 1 ~ 4 ~ Блок4 А С)(Л(А) безпере- носа ля содержатся единицы (случай с точки зрения быстродействия наиболее тяжелый): Л~„= 10+4+10+10+5+10=49 тактов.
Число таитов при восьмикратном прохождении цикла У, = 8. М„= 8 49=392 таита. В $ 1.4 было поиазано, что в процессоре, в котором используется специализированное операционное устройство и управляющее устройство, построенное на принципе схемной логики, число таитов для однократного прохождения цикла алгоритма составляло 2. Следовательно, реализация рассматриваемой операции умножения в микропроцессоре требует в 49!2 = — 24,5 раза большего числа тактов. Такой проигрыш в быстродействии при использовании мииропроцессора КР580ИК80 может оказаться еще большим, если учесть, что в случае применения в микропроцессорном устройстве оперативной памяти с низким быстродействием в цикле работы микропроцессора появятся апустые» такты Т„связанные с ожиданием появления сигнала на входе Готовность.
СИСТЕМА СБОРА ДАННЫХ Рассмотрим пример, в котором микропроцессор используется для выполнения логических действий. Пусть устройство должно выполнять следующие функции: поступающие по восьми каналам аналоговые сигналы последовательно подключаются к АЦП и после преобразования их в цифровую форму запоминаются в оперативной памяти. Работа устройства, структурная схема которого представлена на рис. 3.12, происходит в следующей последовательности.
Адрес очередного канала указывается в трех младших разрядах данных, выдавае- Рас, 3.12, Устройстао сбора давних !От мых из микропроцессора на шину данных. С шины данных адрес при. нимается устройством вывода УВ 1, откуда он поступает на адресные входы коммутатора. Сигнал выбранного канала передается на вход АЦП. После окончания преобразования АЦП выдает сигнал ОК=1, устройством ввода УВв 2 он передаегся на шину данных, откуда принимается микропроцессором. После этого микропроцессор через устройство УВв ! принимает сигнал канала, преобразованный в цифровую форму. Принятые данные микропроцессор передает в ОП.
Пусть для хранения данных в ОП выделены ячейки с адресами, начинающимися с адреса 1350„. Адреса ячеек будем хранить в паре регистров Н1.. Номер очередного канала будем хранить в трех младших разрядах регистра В, пять старших разрядов регистра заполним единицами. После каждого опроса канала будем увеличивать на единицу содержимое регистра В, формируя таким образом в нем номер очередного канала.
тадлкиа Д 12 «емекде 01 71 с-01 7 г 01 7 Ю -017В 0 17д '1, 017Е) 01 7 7 017В~ 017В) 01 7л '1, 01 7В ) 0170 0170 1 017Е 017 Е 01в 0 1 (-01 В 1) 01В2 01юг ~01ВВ 01ВХ 1 01В д~ 01 В 7 влек 1: Нс»- 1ВВ07е Елок Я1 В Гси Елок 7: А -к- (В) длеко: Емдод Ю УЮ 1 Елокд1Едод ио Уюд 2 Елок д: Л вЂ” Сдп(г) Елок 7: Уел лра (тс) П к ечейке 017Л Блек д: Едою ие Удд 1 (72) 0 ЕЛЕкп: М - (Л) елок 70: ш (нП+1 Елок и: д - (В)+1 Елок 12: Усп ери (те)-0 к лкейке 0177 01ВВ 1ОВ Таблица 313 Число байТОВ Пояонени» 0171 017С 0183 0188 Ааааа команды а ОП 0172 0173 0174 0178 О!79 017А 017В 017Р О! 7Е 017Р Команда а кодааой комбинации 00 ! 00 001 01 010 000 00 О!О О!1 11 О!0 011 00 000 001 1! О!! 011 00 000 010 00 001 11! 11 010 010 01 111 010 00 000 001 00 100 011 Б 1: Н!.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
