F20-23 (1041603), страница 5
Текст из файла (страница 5)
SBUF0: Регистр буфера данных УАПП0…………........…….........................214Рисунок 20.10. SADDR0: Регистр адреса ведомого УАПП0……..……………...................214Рисунок 20.11. SADEN0: Регистр разрешения адреса ведомого УАПП0……..........….......21421. УАПП1…......……………..............……..................................................................................215Рисунок 21.1. Структурная схема УАПП1...………...….........................................................215Таблица 21.1. Режимы работы УАПП1…................................................................................216Рисунок 21.2.
Пример использования УАПП1 в режиме 0......................……......................216Рисунок 21.3. Временные диаграммы УАПП1 в режиме 0...................….............................216Рисунок 21.4. Временные диаграммы УАПП1 в режиме 1…...........…….............................217Рисунок 21.5. Временные диаграммы УАПП1 в режиме 2 и 3.........................….................218Рисунок 21.6. Пример использования УАПП1 в режимах 1, 2 и 3.....................…...............219Рисунок 21.7. Пример использования УАПП1 в многопроцессорном режиме.........…......220Таблица 21.2. Тактовые частоты, соответствующие стандартным скоростям обмена.......222Рисунок 21.8.
SCON1: Регистр управления УАПП1……................…..........….....................223Рисунок 21.9. SBUF1: Регистр буфера данных УАПП1…………........…….........................224Рисунок 21.10. SADDR1: Регистр адреса ведомого УАПП1……..……………...................224Рисунок 21.11. SADEN1: Регистр разрешения адреса ведомого УАПП1……..........….......22422.
ТАЙМЕРЫ.................................................………......................……....................................225Рисунок 22.1. CKCON: Регистр управления тактированием таймеров 0, 1, 2 и 4........…...226Рисунок 22.2. Структурная схема таймера 0 в режиме 0.................…...................................228Рисунок 22.3. Структурная схема таймера 0 в режиме 2…............…....................................229Рисунок 22.4. Структурная схема таймера 0 в режиме 3.............….......................................230Рисунок 22.5.
TCON: Регистр управления таймерами 0 и 1..................................................231Рисунок 22.6. TMOD: Регистр режима таймеров 0 и 1….…..................................................232Рисунок 22.7. TL0: Младший байт таймера 0...............................….......................................233Рисунок 22.8. TL1: Младший байт таймера 1…............…................…..................................233Рисунок 22.9. TH0: Старший байт таймера 0....…............................…..................................233Рисунок 22.10. TH1: Старший байт таймера 1……................................................................233Рисунок 22.11.
Структурная схема таймера 2 в режиме 0............…......................................235Рисунок 22.12. Структурная схема таймера 2 в режиме 1…................…..............................236Рисунок 22.13. Структурная схема таймера 2 в режиме 2…..................................................237Рисунок 22.14. T2CON: Регистр управления таймером 2............…......................................238Рисунок 22.15. RCAP2L: Младший байт регистра захвата таймера 2..................................239Рисунок 22.16.
RCAP2H: Старший байт регистра захвата таймера 2...................................239Рисунок 22.17. TL2: Младший байт таймера 2....................………........................................239Рисунок 22.18. TH2: Старший байт таймера 2........................................................................239Рисунок 22.19. Структурная схема таймера 3....................................….................................240Рисунок 22.20.
TMR3CN: Регистр управления таймером 3...............……............................241Рисунок 22.21. TMR3RLL: Младший байт регистра перезагрузки таймера 3.....................241Рисунок 22.22. TMR3RLH: Старший байт регистра перезагрузки таймера 3......................242Рисунок 22.23. TMR3L: Младший байт таймера 3..............…………....................................242Ред. 1.414C8051F020/1/2/3Рисунок 22.24. TMR3H: Старший байт таймера 3...................….....…..................................242Рисунок 22.25.
Структурная схема таймера 4 в режиме 0............…......................................244Рисунок 22.26. Структурная схема таймера 4 в режиме 1…..................................................245Рисунок 22.27. Структурная схема таймера 4 в режиме 2…..........…....................................246Рисунок 22.28. T4CON: Регистр управления таймером 4......................................................247Рисунок 22.29.
RCAP4L: Младший байт регистра захвата таймера 4................…..............248Рисунок 22.30. RCAP4H: Старший байт регистра захвата таймера 4.................…..............248Рисунок 22.31. TL4: Младший байт таймера 4................……................................................248Рисунок 22.32. TH4: Старший байт таймера 4...................….................................................24823. ПРОГРАММИРУЕМЫЙ МАССИВ СЧЕТЧИКОВ.............................….......................249Рисунок 23.1. Структурная схема ПМС……….................................................…..................249Рисунок 23.2.
Структурная схема таймера/счетчика ПМС.........................................….......250Таблица 23.1. Выбор тактового сигнала для ПМС.................................................................250Рисунок 23.3. Схема формирования прерывания от ПМС...................…............…..………252Таблица 23.2. Настройка модулей захват/сравнение в регистре PCA0CPM……………..252Рисунок 23.4 Структурная схема ПМС в режиме захвата....................……..........…………253Рисунок 23.5. Структурная схема ПМС в режиме программного таймера..............….…254Рисунок 23.6. Структурная схема ПМС в режиме высокоскоростного выхода…..…......255Рисунок 23.7.
Структурная схема ПМС в режиме выхода заданной частоты…..…..……256Рисунок 23.8. Структурная схема ПМС в 8-разр. режиме ШИМ........................…....……257Рисунок 23.9. Структурная схема ПМС в 16-разр. режиме ШИМ....................................…258Рисунок 23.10. PCA0CN: Регистр управления ПМС........................…………......................259Рисунок 23.11. PCA0MD: Регистр режима ПМС…….........…..….........................................260Рисунок 23.12. PCA0CPMn: Регистры управления модулями захват/сравнение.................261Рисунок 23.13. PCA0L: Младший байт таймера/счетчика ПМС...........................................262Рисунок 23.14.
PCA0H: Старший байт таймера/счетчика ПМС............................................262Рисунок 23.15. PCA0CPLn: Младший байт модуля захвата ПМС........................................263Рисунок 23.16. PCA0CPHn: Старший байт модуля захвата ПМС.....……............................26324. ИНТЕРФЕЙС JTAG (IEEE 1149.1) ....................................................…........…................265Рисунок 24.1.
IR: Регистр команд интерфейса JTAG ..........................…..............................265Таблица 24.1. Описание бит регистра данных интерфейса граничного сканирования.......266Рисунок 24.2. DEVICEID: Регистр JTAG идентификатора устройства…............................267Рисунок 24.3. FLASHCON: Регистр управления режимами чтения/записиFlash-памяти интерфейса JTAG........………...…….................269Рисунок 24.4. FLASHADR: Регистр адреса Flash-памяти интерфейса JTAG ........….........270Рисунок 24.5.
FLASHDAT: Регистр данных Flash-памяти интерфейса JTAG.....................27015Ред. 1.4C8051F020/1/2/3ПримечанияРед. 1.416C8051F020/1/2/3КРАТКИЙ ОБЗОРМикроконтроллеры (МК) C8051F020/1/2/3 представляют собой полностью интегрированные на одномкристалле системы для обработки смешанных (аналого-цифровых) сигналов, которые имеют 64 (C8051F020/2)или 32 (C8051F021/3) цифровых входа/выхода. Отличительные особенности данного семейства МКперечислены ниже. Сравнительная характеристика МК приведена в таблице1.1.- Высокопроизводительное микропроцессорное ядро CIP-51 с конвейерной архитектурой, совместимоесо стандартом 8051 (максимальная производительность – 25 MIPS).- Встроенные средства отладки, обеспечивающие внутрисистемную, «неразрушающую» отладку врежиме реального времени.- 12-разрядный (C8051F020/1) или 10-разрядный (C8051F022/3) 8-канальный АЦП (максимальнаяпроизводительность – 100 тыс.
преобр./сек.) с программируемым усилителем и аналоговым мультиплексором.- 8-разрядный 8-канальный АЦП (максимальная производительность – 500 тыс. преобр./сек.) спрограммируемым усилителем и аналоговым мультиплексором.- Два 12-разрядных ЦАП с программируемым обновлением выходного сигнала.- 64 Кбайта Flash-памяти, программируемой внутрисистемно.- 4352 (4096 + 256) байт встроенного ОЗУ.- Интерфейс внешней памяти данных с доступным адресным пространством 64 Кбайта.- Аппаратно реализованные последовательные интерфейсы I2C/SMBus, SPI и два УАПП.- Пять 16-разрядных таймеров общего назначения.- Программируемый массив счетчиков/таймеров (ПМС) с пятью модулями захвата/сравнения.- Встроенные сторожевой таймер, схема слежения за напряжением питания и датчик температуры.Все МК имеют встроенные схему слежения за напряжением питания, сторожевой таймер, тактовыйгенератор и представляют собой, таким образом, функционально-законченную систему на кристалле.
Всеаналоговые и цифровые периферийные модули могут включаться/отключаться и настраиваться программойпользователя. Имеется возможность внутрисхемного программирования Flash-памяти, что обеспечиваетдолговременное (энергонезависимое) хранение данных, а также позволяет осуществлять обновлениепрограммного обеспечения в готовых изделиях.Встроенный интерфейс JTAG позволяет производить «неразрушающую» (не используются внутренниересурсы) внутрисхемную отладку в режиме реального времени, используя МК, установленные в конечноеизделие. Средства отладки обеспечивают проверку и модификацию памяти и регистров, расстановку точекостанова и временных меток, пошаговое исполнение программы, а также поддерживают команды запуска иостановки.
В процессе отладки с использованием интерфейса JTAG все аналоговые и цифровые периферийныемодули полностью сохраняют свою работоспособность.Каждый МК предназначен для работы в промышленном температурном диапазоне (-45ºС…+85ºС) принапряжении питания 2,7В…3,6В. На порты ввода/вывода, выводы интерфейса JTAG, а также на вывод /RSTмогут быть поданы входные сигналы напряжением до 5В. МК C8051F020/2 выпускаются в 100-выводныхкорпусах типа TQFP (структурные схемы приведены на рис.1.1 и рис.1.3). МК C8051F021/3 выпускаются в 64выводных корпусах типа TQFP (структурные схемы приведены на рис.1.2 и рис.1.4).FLASH - памятьОЗУИнтерфейс внешней памятиSMBus/I2CSPIUARTТаймеры (16-разр.)Программируемыймассив счетчиковЦифровые портыввода/выводаКоличество каналов 12-разр.АЦП (100 тыс.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
