1. Типовые комбинационные устройства

Преобразование информации в ЭВМ производится электронными устройствами (логическими схемами) двух классов: комбинационными схемами и последовательностными схемами (Глава 4).

В комбинационных схемах (КС) совокупность выходных сигналов в любой момент времени однозначно определяется входными сигналами, поступающими на входы в тот же момент времени. Закон функционирования КС определен, если задано соответствие между входными и выходными сигналами в виде таблицы или в аналитической форме с использованием логических функций.

Практика проектирования ЦУ показала, что можно выделить несколько типов КС, которые применяются очень часто. Такие схемы экономически целесообразно изготавливать в интегральном исполнении с большим тиражом выпуска. К ним относятся:

- преобразователи кодов;

- коммутаторы;

- арифметические устройства;

- постоянные запоминающие устройства (ПЗУ);

- программируемые логические матрицы (ПЛМ).

1.1. Преобразователи кодов (ПК)

В группе ПК наиболее часто применяемой схемой являются дешифраторы.

3.1.1 Дешифраторы.

Рекомендуемые материалы

Дешифратором (ДШ) чаще всего называют устройство, преобразующее двоичный код в унарный. Из всех m выходов дешифратора активный уровень имеется только на одном, а именно на том, номер которого равен поданному на вход двоичному числу. На всех остальных выходах ДШ уровни напряжения неактивные. Обычно ДШ имеют инверсные выходы. При этом на выбранном выходе 0, а на всех остальных "1". Унарный код называют еще кодом "1 из m". Условное изображение ДШ с инверсными выходами показано на рис. 3.1,а. О входе Е будет сказано ниже.

Если ДШ имеет n входов, m выходов и использует все возможные наборы входных переменных, то m=2ⁿ . Такой ДШ называют полным.

ДШ используют, когда нужно обращаться к различным ЦУ, и при этом номер устройства – его адрес – представлен двоичным кодом.

Адресные входы ДШ обозначают обычно А0, А1, А2,..А(n-1),  где индекс буквы А означает показатель степени 2. Иногда эти входы просто нумеруют в соответствии с весами двоичных разрядов: 1, 2, 4, 8, 16,..2^n-1.

Формально описать работу ДШ можно, задав список функций, обрабатываемых каждым из его выходов. Так для ДШ (рис. 3.2,а)

Реализация этих восьми выражений с помощью восьми трехвходовых ЛЭ 3И-НЕ дает наиболее простой по структуре ДШ, называемый линейным. 

 

Рис. 3.1. Дешифратор "1 из 8" с инверсными выходами.

Основной объем оборудования линейного ДШ составляют в общем случае m  n-входовых элементов И-НЕ для ДШ с инверсными выходами или m n-входовых элементов И для ДШ с прямыми выходами. Кроме того, требуется n инверторов входных переменных и n буферных инверторов, назначение которых – свести к единице кратность нагрузки, которую представляет ДШ для источника сигнала. Иначе каждый источник будет нагружен на m/2 входов элементов И-НЕ или И.

ДШ с прямыми и инверсными выходами можно построить, соответственно, на ЛЭ ИЛИ-НЕ и ИЛИ. Общее число ЛЭ при этом не изменится.

Дешифраторы обычно имеют разрешающий вход Е (от enable – давать возможность).

Вход Е часто выполняют инверсным, тогда при Е=0 ДШ работает как обычно, а при Е=1 на всех выходах устанавливаются неактивные уровни независимо от поступившего кода адреса.

На рис. 3.2, а показан вариант построения разрешающего входа, когда сигнал Е воздействует непосредственно на все дешифрирующие ЛЭ. Этот вариант требует увеличения на единицу числа входов у дешифрирующих ЛЭ, но не вносит дополнительной задержки.  На рис. 3.2, б показан другой вариант, основанный на том, что, как видно из рис. 3.1, б, в ДШ не найдется ни одного дешифрирующего ЛЭ, к которому любая переменная не была бы подключена или в своей прямой, или в инверсной форме. Поэтому если и в прямой, и в инверсной  тракты любой входной переменной поставить элементы 2И и завести на них сигнал Е, то при Е=0 будут заперты абсолютно все коньюнкторы, подключенные к выходам. Такой способ экономичен по оборудованию, но увеличивает задержку дешифратора.

Рис. 3.2. Разрешающий вход дешифратора.

На рис. 3.3 показана группа из пяти ДШ, соединенных в два каскада. Вся группа работает как дешифратор "1 из 32". Два старших разряда адреса А4 и А3 расшифровываются дешифратором "1 из 4" DC4, который по входам Е управляет четырьмя дешифраторами "1 из 8" второго каскада. Младшие разряды адреса А2, А1, А1 поступают на все ДШ второго каскада, но выбранным по входу Е оказывается лишь один из них. Ему и будут принадлежать единственный из всех 32 активный выход. Так при поступлении кода А4А3А2А1А0=01111 у DC4 активный сигнал ("0") появится на выходе Q1, и по входу Е будет выбран DC1. Остальным дешифраторам второго каскада работа запрещена. Разряды адреса А2А1А0=101 вызовут появление активного сигнала на выходе Q7 DC1, т.е. на выходе Q15 всего составного ДШ, что соответствует заданному адресу. Принцип используется при построении ДШ на много выходов из микросхем ДШ с меньшим числом выходов.

На рис. 3.4 показан двухкаскадный ДШ "1 из 16", второй каскад которого собран по схеме координатного или матричного ДШ. Разряды адреса разбиты на две группы. 

Рис. 3.3  Каскадное соединение дешифраторов

каждая из которых независимо от другой расшифровывается своим дешифратором первого каскада DC1 и DC2. При любой комбинации значений входных переменных оказываются выбранными одна строка и один столбец сетки, в узлах которой расположены элементы 2И второй ступени. В результате каждый адресный набор возбуждает выход единственного соответствующего ему элемента 2И.

При использовании во второй ступени элементов 2И-НЕ выходы ДШ будут инверсными. Их можно сделать прямыми, построив координатную сетку на элементах 2ИЛИ-НЕ; тогда инверсными должны быть выходы дешифраторов первого каскада.

Делить разряды адреса между DC1 и DC2 нужно по возможности поровну: чем ближе прямоугольник второго каскада к квадрату, тем при том же числе выходных элементов 2И меньше сумма его строк и столбцов, т.е. меньше число выходов дешифраторов первого каскада. В качестве входа E всего двухкаскадного ДШ удобно использовать разрешающий вход одного из дешифраторов первого каскада. При этом запираются или все строки, или все столбцы.

Целесообразно сравнить три рассмотренных типа дешифраторов по величине задержки и аппаратным затратам. Задержка минимальна для линейного ДШ и в пределе может быть равна (2¸3)t в зависимости от числа ступеней инверторов-усилителей. При включении линейных ДШ в несколько каскадов задержки всех каскадов складываются. Чем больше выходов ДШ, тем большая доля оборудования сосредоточена в элементах И самого последнего каскада. Число ЛЭ предпоследнего каскада уже в несколько раз меньше, а предыдущих – тем более. Число элементов И последнего каскада ДШ любого типа всегда равно числу его выходов, поэтому в первом приближении аппаратные затраты ДШ различных типов соотносятся как аппаратные затраты их элементов И последнего каскада. Они и определяют основную разницу: у линейного ДШ число входов каждого элемента И последнего (и единственного) каскада равно числу адресных входов n, у каскадного оно зависит от способа разбиения на группы, однако оно всегда меньше n, но больше двух, у прямоугольного оно равно двум – минимально мозможному числу. Поэтому при большом числе выходов (сотни и более) прямоугольный ДШ – самый экономичный по оборудованию, чем и объясняется его широкое применение в БИС памяти. При уменьшении числа выходов до каскадных десятков экономичнее каскадные ДШ, а при малом числе выходов самым экономичным   (а к тому же и самым быстрым) оказывается линейный ДШ.

Приведенные оценки справедливы лишь для ДШ, построенных непосредственно из ЛЭ. При проектировании же блоков из готовых микросхем, когда затраты оборудования оцениваются не числом элементов, а числом корпусов, даже большие ДШ экономичнее строить по каскадному принципу, набирая их из микросхем небольших ДШ на 8 или 16 выходов.

Дешифраторы, выпускаемые в виде отдельных микросхем, имеют буквенное обозначние ИД. В сериях ТТЛ, в которых элементы И-НЕ наиболее технологичны, ДШ обычно имеют инверсные выходы. В КМОП-сериях, где элементы ИЛИ-НЕ не менее технологичны, чем И-НЕ, ДШ чаще имеют прямые выходы. Стремление полнее использовать выводы типовых DIP-корпусов определяет размеры ДШ, выпускаемых в виде средних интегральных схем (СИС). Обычно это дешифраторы “1 из 8”, ”1 из 10”, сдвоенный ”1 из 4”, а также ”1 из 16”, но уже в корпусе DIP24.

Часто в микросхемах ДШ делают несколько разрешающих входов, а разрешающей комбинацией является их конъюнкция. При этом удобно наращивать ДШ, используя каскадный принцип и строя первый каскад дешифрации не на отдельном специальном ДШ, а собирая его из конъюнкторов разрешающих входов. На рис. 3.5, а таким способом построен ДШ ”1 из 32” из четырех микросхем К555ИД7 ”1 из 8”. Каждая микросхема имеет по три разрешающих входа (два инверсных и один прямой). Разрешение существует лишь тогда, когда одновременно на инверсных входах ”нули”, а на прямом ”единица”.

В микросхему К555ИД4 входят два ДШ ”1 из 4” с общими адресными входами А1 и А0. Каждый ДШ имеет пару разрешающих  входов. У верхнего по схеме (рис. 3.5,б) ДШ два инверсных входа EQ1 и EQ2, у нижнего – один прямой – EP1, и один инверсный – EP2. Это позволяет, объединив EQ1 и EP1 и подав на эту пару третий разряд адреса А2, использовать эту микросхему как ДШ ”1 из 8”.

В микроэлектронике очень распространена тенденция выпускать микросхемы, способные выполнять несколько различных функций: это увеличивает спрос на микросхемы, а рост выпуска способствует снижению стоимости.

Рис. 3.5 Использование разрешающих входов микросхем дешифраторов

а) – на разрешающих входах построена первая ступень каскадного ДШ;

б) – универсальная микросхема дешифраторов 2x”1 из 4” и “1 из 8”.

            Разрешающие входы ДШ используются и при  размещении ДШ в адресном пространстве системы. На практике число адресатов, адреса которых дешифрируются ДШ, значительно меньше, чем адресное пространство, т.е. общее количество адресатов, которое может быть размещено в системе. Это число определяется разрядностью n шины адреса (ША) и равно Q = 2ⁿ.

Пример. На микросхеме К155ИД7 построить ДШ адресов B8H – BFH в системе с n = 8.

            Запишем начальный и конечный адреса диапазона в двоичном коде:

                          A7A6A5A4A3   A2A1A0               

  А нач = B8H = 1  0   1   0   1     0   0  0 B

……………………………………

  A кон = BFH = 1  0   1   0   1     1   1  1 B

                            Выбор ДШ       Выбор выхода ДШ

Нетрудно видеть, что старшие 5 разрядов адреса (одинаковые для всех 8 адресатов) определяют их положение в адресном пространстве. Следовательно, только при такой комбинации на входы ДШ  E1, E2, E3 должны быть поданы “1”, ”0”, ”0”, соответственно (Рис.3.8.).

Рис.3.8. Дешифратор адресов A8H – AFH

           

3.1.2. Шифраторы

Шифратор выполняет функцию, обратную дешифратору. Классический шифратор имеет m входов и n выходов, и при подаче сигнала на один из входов (обязательно на один, и не более) на выходе появляется двоичный код номера возбужденного входа. Число входов и выходов такого шифратора связано соотношением m=2ⁿ. Шифратор можно использовать, например, для отображения в виде двоичного кода номера нажатой кнопки или положения многозначного переключателя.

3.1.3. Преобразование произвольных кодов.

  Если закон работы преобразователя не описывается каким – либо достаточно понятным правилом, как, например, работа дешифратора или шифратора, то единственной практически приемлемой формой задания  преобразователя становится таблица. В общем случае при n входах и k выходах преобразователя соотношения между n и k могут быть любыми: n=k, n >k, n<k.

  Преобразователи кодов (ПК) можно разделить на два типа: с невесовым преобразованием; с весовым преобразованием  кодов. Примером ПК первого типа являются преобразователи двоично-десятичного кода в код семисегментного индикатора десятичных цифр. ПК второго типа используются, как  правило, для преобразования числовой информации. Их иногда называют трансляторами кодов.

  В виде законченных интегральных схем ПК обычно не выпускаются. При необходимости их строят  на россыпи ЛЭ, или на ПЗУ, или на ПЛМ (см. ниже).

1.2. Коммутаторы.

1.2.1. Мультиплексоры.

  Мультиплексор – это функциональный узел, осуществляющий подключение

( коммутацию ) одного из нескольких входов данных к выходу. С помощью мульти-плексора выполняется временное разделение информации, поступающей по разным каналам.

  Мультиплексоры обладают двумя группами входов и одним, реже двумя – взаимодополняющими выходами. Одни входы информационные, а другие служат для управления. К ним относятся адресные и разрешающие (стробирующие)  входы. Если мультиплексор имеет n адресных входов, то  число информационных входов будет 2 ⁿ. Набор сигналов на адресных входах определяет конкретный информационный вход, который  будет соединен в выходным выводом.

Разрешающий  (стробирующий ) вход управляет одновременно  всеми информационными  входами независимо от состояния адресных входов.

Запрещающий  сигнал на этом входе блокирует действие всего устройства.

Наличие разрешающего входа расширяет функциональные возможности мультиплексора, позволяя синхронизировать его работу с работой других узлов.

Этот  вход  используется также для наращивания разрядности мультиплексора.

  На рис 3.8 показаны схема и  условное обозначение мультиплексора К555КП7.

Рис.3.8. Схема а) и  условное обозначение  б) мультиплексора К555КП7.

Структура этой микросхемы описывается следующими уравнением:

  По функциональным возможностям мультиплексоры являются очень гибкими устройствами и помимо прямого  назначения  могут выполнять и другие функции.

  Из (3.1) при Е=0 следует, что это СДНФ функции У₁  переменных А2, А1 и А0, если х _i  как конкретное значение  у _i  на соотвествующем наборе  перемене А2, А1 и А0.

В таблице 3.1 приведены функции: У₁=f₁ (А, В, С) и У₂=f₂(А, В, С, D).

  На рис. 3.9,а  показана реализация на мультиплексоре  функции У₁.  В этом   случае  х _i  равно “0” и “1” для соответствующего набора в табл. 3.1.

 На рис. 3.9,б показана реализация функции У_2, где  х _i  равно 0, 1, D или не D.

Рис.3.9. Схемы реализации произвольных логических функций на мультиплексорах.

 У мультиплексоров, выпускаемых в виде ИС, число информационных входов не превышает шестнадцати. Большее число входов обеспечивается путем наращивания. На рис. 3.10, а  показано условное обозначение мультиплексора К155КП1 на 16 входов. На рис. 3.10, б показана схема мультиплексора на 32 входа, построенная на двух микросхемах К155КП1.

Рис.3.10. Мультиплексор К155КП1 а) и 32-входовой мультиплексор б)

1.2.2. Демультиплексоры.

Демультиплексор – это функциональный узел, осуществляющий коммутацию информации с одного входа на один из нескольких выходов. Демультиплексоры в виде самостоятельных ИС не изготавливаются, т.к. их функции могут выполняться  дешифратором, имеющим хотя бы один вход разрешения, который  используется как информационный вход.

  Если информационные входы и  выходы обоих коммутаторов представляют линии, то  такие коммутаторы называют линейными. Если же входы и выходы – шины, то получим  шинные  мультиплексоры  и  демультиплексоры.

1.3. Арифметические устройства.

  Комбинационные устройства, которые рассматривались до сих пор, выполняют логические функции. Входные и выходные сигналы высокого и низкого уровня оцениваются соответственно как логическая “1” и логический “0”.

  Дискретная техника оперирует и другим классом устройств, назначение которых состоит в выполнении арифметических действий с двоичными числами.

  Особенность арифметических устройств  состоит  в том, что сигналам приписываются не логические, а арифметические значения 1 и 0 и действия над  ними подчиняются законам двоичной арифметики. Для описания их работы также удобно пользоваться таблицами истинности.

  Важнейшая из арифметических операций – сложение ( суммирование ). Помимо прямого назначения она используется и при других операциях: вычитание – это сложение, в котором вычитаемое вводится  в обратном или дополнительном коде, а умножение и деление – это последовательное сложение и вычитание. К арифметическим устройствам относят также узлы, выполняющие специальные операции, как то: сравнение двух чисел и выявление четности заданных чисел (определение паритета ).

1.3.1. Сумматоры.

  Простейшим суммирующим элементом  является полусумматор. Он имеет два входа А и В и два выхода: S (cумма ) и P (перенос) (рис. 3.11,а).

Рис. 3.11. Суммирующие элементы

 Обозначением полусумматора  служат буквы НS (Нalf Sum). Его работа описывается уравнениями

  Процедуру сложения двух  n – разрядных двоичных чисел можно представить следующим образом. Сложение цифр А0 и В0 младшего разряда дает  бит суммы S0 и бит переноса P1. В следующем разряде производится  сложение цифр А1, В1, и Р1, которое формирует бит суммы S1 и перенос Р2.

  Полный одноразрядный сумматор  имеет три входа  (рис.3.11,б): два для слагаемых А и В и один для сигнала переноса с предыдущего разряда.

  На рис. 3.12 показана схема, поясняющая принцип действия n- разрядного сумматора с последовательным переносом. Число сумматоров здесь равно числу разрядов. Выход переноса Р каждого сумматора соединен со входом переноса следующего, более старшего разряда. На входе переноса сумматора младших разрядов установлен “0”, так как сигнал переноса сюда не поступает.

Рис. 3.12  Сумматор с последовательным переносом.

Слагаемые А _i  и  B_i  складываются во всех разрядах одновременно, а перенос Р поступает с окончанием операции сложения в предыдущем разряде.

  Быстродействие многоразрядных сумматоров подобного вида ограничено задержкой переноса, так как формирование сигнала переноса на выходе старшего разряда не может произойти до тех пор, пока сигнал переноса младшего разряда не распространится последовательно по всей схеме.

  Время переноса можно уменьшить, вводя параллельный перенос, для чего применяют специальные узлы – блоки ускоренного переноса. Они имеют достаточно сложную схему даже для  n = 4  и с увеличением числа разрядов сложность настолько возрастает, что изготовление их становится нецелесообразно.

   В виде отдельных микросхем выпускаются одноразрядные, двухразрядные и четырехразрядные сумматоры. В семействе ТТЛ это микросхемы соответственно К155ИМ1, ИМ2 и ИМ3.

1.3.2. Цифровые компараторы.  

Цифровые компараторы (от compare - сравнивать) выполняют сравнение двух чисел, заданных в двоичном ( двоично-десятичном ) коде.

Простейшие компараторы формируют на выходе однобитовый сигнал равенства – “1” или неравенства - “0” двух чисел. Более сложные  компараторы в случае неравенства  определяют, которое из чисел больше.

Пример. Построить на ЛЭ схему сравнения на равенство двух 8-разрядных чисел.

  Особенность задачи в том, что для ее решения практически невозможно построить таблицу: число строк в ней будет 2⁽⁸⁺⁸⁾ = 65536. Подобные задачи решают иначе – методом декомпозиции задачи -  разбиения ее на более мелкие подзадачи. В нашем случае: два числа равны, если попарно равны их одноименные разряды. Структурная схема компаратора показана на рис. 3.13, а. Известно, что функция равенства двух аргументов – это инверсия их суммы по модулю 2. Чтобы исключить из проектируемой схемы 8 инверторов воспользуемся соотношением:

   Рис. 3.13  Узел сравнения на равенство.

 

Это решение показано на рис. 3.13,б. Оно учитывает, что в семействах ЛЭ нет элемента 8ИЛИ - НЕ, а есть только 4ИЛИ – НЕ.

  Примером компаратора, определяющего знак неравенства, может служить 4-разрядная микросхема К555СП1. Она имеет три выхода: ”A>B”, “А=В” и “A<B”, и  в зависимости от соотношения А и В активный уровень появляется на одном из этих выходов. Входы “>”,”<”,”=” служат для наращивания разрядности.

    Рис.3.14  Компаратор К555СП1.

 

1.3.3. Контроль четности

На передаваемые по линии связи или хранимые в памяти данные воздействуют различные помехи, которые могут исказить эти данные. Простейшим способом удостовериться, что данные искажены ошибкой, служит введение контроля по четности (parity check). В его основе лежит операция сложения по модулю 2 всех двоичных разрядов контролируемого слова. Если число единиц в слове четное, то сумма по модулю 2 его разрядов будет  “0”, если нечетное то “1”. Признаком четности называют инверсию этой суммы.

Реализация этого метода осуществляется с помощью специальных схем контроля четности, которые выпускаются в микросхемном исполнении.

  На основе информации на выходе передающего устройства такая схема формирует дополнительный бит (1 или 0), так называемый паритетный или контрольный бит (parity bit), который добавляется к выходной информации. Назначение этого бита - доводить число единиц в каждом передаваемом слове до четного или не четного в зависимости от принятой системы кодирования. При всех передачах информации, включая запись в память, контрольный бит передается вместе с n-разрядным словом.

  На приемном конце линии или после чтения из памяти от полученного  (n+1)-разрядного слова снова берется свертка его четности. Если паритет поступившего слова правилен, разрешается прием. Если нет, то или в передаваемом слове, или в контрольном разряде при передаче или хранении произошла ошибка. Столь простой контроль не позволяет исправить ошибку, но он дает возможность при обнаружении ошибки исключить неверные данные, затребовать повторную передачу и т.д.

  На практике чаще используется нечетный паритет. Контроль нечетности позволяет фиксировать полное пропадание информации, т.к. слово из одних нулей  (включая контрольный бит) противоречит нечетному паритету.

  Конроль по четности основан на том, что одиночная ошибка  ( безразлично пропадание еденици или появление лишней ) инвертирует бит паритета. Однако две ошибки проинвертируют его дважды, поэтому двойную ошибку контроль по четности не обнаруживает. Очевидно, что контроль по четности обнаруживает все нечетные ошибки и не реагирует на любые четные. Пропуск четных ошибок - это следствие предельно малой избыточности контроля, равной всего одному разряду. Для более глубокого контроля требуется соответственно и большая избыточность. 

  Если ошибки взаимно независимы, то из необнаруживаемых чаще всего будет встречаться двойная ошибка. При вероятности одиночной ошибки равной q, вероятность двойной будет q². Поскольку в цифровых устройствах q<<1, не обнаруженные двойные ошибки встречаются значительно реже, чем обнаруженные одиночные. Поэтому даже при таком простом контроле качество работы устройства существенно возростает. В ответственных случаях для выявления и коррекции ошибок применяют специальные методы кодирования.

 

1.4. Постоянные запоминающие устройства.

  Постоянные запоминающие устройства (ПЗУ) применяются для хранения неизменных программ и таблиц данных. Международное обозначение ПЗУ - ROM (Read Only Memory) - память только для считывания.

  При массовом выпуске систем ПЗУ для них целесообразно програмировать в процессе их изготовления. Это так называемые “масочные” ПЗУ. Для применения в разрабатываемых системах и малосерийном производстве более удобны программируемые ПЗУ (ППЗУ), информацию в которые заносит сам пользователь с помощью специального устройства - программатора. При разработке какой-либо системы можно быстро изменить программу, если в ней были обнаружены ошибки, и занести ее  новое ПЗУ. К сожалению, исходное ПЗУ при этом оказывается непригодным для дальнейшего использования, т.к. записанную в него (“проженную”) программу исправить невозможно. Чтобы не выбрасывать ПЗУ после каждого изменения в программе, было разработано стираемое ПЗУ (СППЗУ), в котором для стирания записанной информации используется интенсивное ультрафиалетовое (УФ) излучение. Существуют электрически программируемые ПЗУ (ЭППЗУ) с записью и стиранием информации с помощью электрических сигналов. К ним относятся появившиеся в последние годы ФЛЭШ ПЗУ (от англ. FLASH - вспышка, мгновение), которые можно перепрограммировать непосредственно в самой системе.

1.4.1. Параметры ПЗУ.

  Основным параметром микросхемы ПЗУ является организация, которая указывается в виде произведения двух сомножителей m х p, где m - количество ячеек, а p - разрядность ячейки. Этот параметр более информативный, чем объем ПЗУ в битах. Очевидно, с точки зрения разработчика БИС ПЗУ с организацией, например, 1Kх16, 2Kх8, 4Kх4, 16Kх1 - это совершенно разные схемы, хотя объем каждой из этих БИС 16K бит. Количество ячеек ПЗУ - m определяет количество адресных линий - n : m=2ⁿ или n=log₂m. У перечисленных выше БИС число адресных линий соответственно будет: 10, 11, 12, 14.

  Быстродействие ПЗУ определяется временем выборки, т.е. временем с момента подачи адреса до момента появления на выходе БИС достоверной информации из ячейки, адрес которой подан на адресные входы. Время выборки современных БИС ПЗУ от десятков до сотен наносекунд.

  Потребляемая мощность БИС ПЗУ составляет десятки - сотни милливатт.

  Выходные линии данных БИС при отсутствии разрешающего сигнала на входе OE  (Output Enable) находятся в третьем состоянии, т.е. отключены  от  шины  данных.

1.4.2. Построение блоков памяти на БИС ПЗУ.

  При проектировании вычислительных систем могут возникнуть различные ситуации в зависимости от требуемой организации блока ПЗУ системы и имеющихся в наличии БИС ПЗУ.

  Обозначим через M х P организацию блока, а организацию БИС через m х p. Тогда три возможные ситуации можно описать так:

1) M<=m, P<=p;

2) M<m, P<=p;

3) M>p, P>p;

  В первом случае блок состоит из одной БИС и единственная задача при этом - разместить блок ПЗУ в заданом месте адресного пространства системы.

  Пример 3.1. Построить блок ПЗУ с организацией 2K*8 и начальным адресом Aнач = = 0000H на БИС ПЗУ 2K*8 для системы с 16 разрядной шиной адреса (n=16).

  Для облегчения построения логики выбора блока напишем в двоичной системе счисления  начальный Aнач  и  конечный Aкон  адреса блока:

Очевидно старшие пять разрядов адреса A15-A11 являются одинаковыми для всех 2048 ячеек блока. Они и определяют место блока в адресном пространстве. При n = 16 адресное пространство равно 64K и блок с организацией 2K х 8 может быть размещен в нем на 32 различных местах. Кроме пяти старших разрядов адреса логика выбора должна контролировать сигнал чтения памяти MR (Memory Read) на шине управления. Активный уровень этого сигнала “0”.

        Одна из возможных схем для этого случая показана на рис. 3.15, а.

  Пример 3.2 Построить блок ПЗУ с организацией 16K*8 и Aнач = 8000H на БИС ПЗУ 2K*8  всистеме с n = 16.

В этом случае блок можно разместить четырьмя различными способами и его место определяется разрядами A15 и A14.

  Очевидно блок будет состоять из 8 БИС 2K х 8 и для того, чтобы обратиться к конкретной ячейке надо обеспечить выбор блока разрядами A15, A14, выбор одной из восьми БИС разрядами A13, A12, A11 и наконец выбор ячейки в выбраной БИС разрядами A10, A9, …, A0.

Одна из возможных схем для этого случая показана на рис. 3.16.

Рис.3.15. Блок ПЗУ для примера 3.1.

Рис.3.16. Блок ПЗУ для примера 3.2.

  Пример 3.3 Построить блок ПЗУ с организацией 8K*16 и Aнач = C000H на БИС ПЗУ 2K*8 в системе с n = 16.

В этом случае сначала строится секция (страница) блока с рарядностью равной размерности блока и количеством ячеек равным количеству ячеек БИС ПЗУ, т.е. 2K*16 из двух 2K*8. После этого задача решается как в примере 3.2, если рассматривать страницу как новую БИС.

1.4.3. Применение ПЗУ для реализации  произвольных логических функций.

Одно из интересных применений ПЗУ - реализация произвольных логических функций . Для этого входные переменные подаются на адресные входы , а в соответствующие ячейки ПЗУ записываются  значения функций . Так на ПЗУ с организацией 2K*8 можно реализовать восемь функций от десяти и менее аргументов , причем не требуется минимизировать функции . Сводная таблица истинности заданных функций и является картой заполнения ПЗУ .

Использовать ПЗУ целесообразно , когда преобразованию подлежат почти все комбинации входных переменных , а общее число переменных больше шести - восьми . Если в заданных для реализации функциях используется сравнительно малая доля всех возможных входных комбинаций , то рациональнее применять программируемые логические матрицы (ПЛМ) .

1.5. Программируемые логические матрицы.

"7 Элементы налогообложения" - тут тоже много полезного для Вас.

ПЛМ имеет n входов , k элементов “И” , каждый из которых имеет 2n входов , которыми он связан с линиями входных сигналов и их инверсий. В линии связи включены специальные перемычки , которые можно выборочно разрушать (“пережигать”) . Таким образом могут быть получены k конъюнкций входных переменных или их инверсий . Каждая конъюнкция может быть подана на входы m элементов “ИЛИ” , выходы которых подключены к управляемым инверторам , т. е. элементам , которые , по желанию пользователя, могут или инвертировать входной сигнал , или повторять его . Выходы этих элементов являются выходами самой ПЛМ . Элементы “ИЛИ” , так же  имеют на входах выжигаемые перемычки .

Порядок подготовки функций к реализации на ПЛМ следующий :

для всех функций получают минимальные ДНФ и вычисляются все  конъюнкции , входящие в состав ДНФ всех функций ;

 программируется слой элементов “И” , т.е. получаются все необходимые конъюнкции ;

программируется слой  “ИЛИ” , т.е. набираются все ДНФ , при этом если значение функции равно “0” на меньшем половины числе входных комбинаций , выгоднее реализовать инверсию функции , а затем инвертировать ее с помощью выходного управляемого инвертора .

Типичный диапазон числа входов ПЛМ - 8-16 , различных конъюнкций -24- 96 , выходов -4-12 . Примером ПЛМ является микросхема К556РТ1 с n=16 , k=48 , m=8 совместимая по питанию и сигналам с ТТЛ сериями .