При последовательном суммировании используется один, общий для всех разрядов полный (рис.5.17).

Рис.5.17 Сумматор с дополнительной цепью задержки

Оба слагаемых кодируются последовательностями импульсов, которые синхронно вводятся в сумматор через входы A и B, начиная с младших разрядов. Цепь задержки обеспечивает хранение импульса переноса на время одного такта, т.е. до прихода пары слагаемых следующего разряда, с которыми он будет просуммирован. Задержку обеспечивает D-триггер. Для хранения и ввода слагаемых A и B, а также для преобразования последовательного кода выходных импульсов в параллельный применяют регистры сдвига. Работа регистров сдвига и триггера задержки синхронизируется общим генератором тактовых импульсов.

Последовательные многоразрядные сумматоры имеют сравнительно невысокое быстродействие, так как одновременно суммируется лишь пара слагаемых. При этом они состоят из трех регистров, одноразрядного сумматора, триггера задержки (D-триггера) и генератора тактовых импульсов.

Быстродействие параллельного многоразрядного сумматора можно увеличить, заменив последовательный перенос на параллельный перенос с помощью специального узла: схемы ускоренного переноса СУП.

Принцип ускоренного (сквозного, параллельного) переноса заключается в том, что для каждого двоичного разряда дополнительно формируют два сигнала:

1. образования переноса

2. распространения переноса

В случае , т.е. в данном i-ом разряде формируется сигнал переноса в следующий высший разряд независимо от формирования функций суммы в предыдущих разрядах.

Если хотя бы одно из слагаемых или равно 1 (т.е. ), то перенос в последующий разряд произойдет при наличии сигнала переноса из предыдущего разряда.

Если функции распространения переноса в двух соседних разрядах равны 1, т.е. , и при этом существует сигнал переноса из предыдущего разряда, то перенос производится непосредственно в разряд номер i+2.

Процесс формирования ускоренного переноса описывается следующим уравнением:

.

Пример 5.5. Синтезировать узел, осуществляющий суммирование двух одноразрядных двоичных чисел (полусумматор), на элементах И, ИЛИ, НЕ, на элементах И-НЕ и на элементах ИЛИ-НЕ.

Решение. 1. Составляют таблицу истинности для логической функции одноразрядного суммирования на основании правил суммирования одноразрядных чисел (5.14).

Таблица 5.14

Таблица истинности

2. Представляют логическую функцию в форме СДНФ путем записи “по единицам”:

;

3. Синтезируют полусумматор на элементах И, ИЛИ, НЕ (рис.5.18).

Рис.5.18 Полусумматор на элементах И, ИЛИ, НЕ

4. Для синтеза схемы на элементах И-НЕ используют основное соотношение булевой алгебры: , поэтому

.

Применяют закон Де Моргана:

.

Равенство не изменится, если к сомножителю прибавить , а к сомножителю - , т.к. , :

,

.

Вновь применяют закон Де Моргана:

,

.

Полученные соотношения подставляют в исходное выражение:

.

5. Функциональная схема сумматора на элементах И-НЕ (рис. 5.19).

Рис. 5.19 Сумматор на элементах И-НЕ

6. Для синтеза схемы на элементах ИЛИ-НЕ представляют логическую функцию в форме СКНФ путем записи “по нулям”:

7. Проводят преобразование

8. Функциональная схема полусумматора на элементах ИЛИ-НЕ (рис.5.20).

Рис.5.20 Полусумматор на элементах ИЛИ-НЕ

Схемы на элементах ИЛИ-НЕ и И-НЕ оказалась проще - содержит 5 логических элементов, а на элементах И, ИЛИ, НЕ - 6.

Пример 5.6. Составить схему полного сумматора, используя полусумматоры.

Решение 1. Полный сумматор осуществляет сложение трех цифр: двух цифр и , принадлежащих одному разряду складываемых чисел, а также цифры переноса из предыдущего разряда . В результате суммирования этих трех цифр получается сумма и цифра переноса в старший разряд . Таким образом, это устройство с тремя входами и двумя выходами.

Полусумматоры имеют два входа для и , и два выхода для и .

В соответствии с сочетательным законом:

т.е. можно сначала сложить две цифры и , а затем к промежуточной сумме прибавить .

Поэтому полный сумматор можно представить как объединение двух полусумматоров.

Первый полусумматор служит для сложения двух цифр и и обеспечивает выход промежуточной суммы и переноса .

Второй полусумматор складывает промежуточную сумму с цифрой переноса из предыдущего разряда , формирует перенос и сумму . При этом

Из анализа таблицы истинности для полусумматора следует, что при сложении трех цифр двумя полусумматорами цифра переноса может образоваться только в одном полусумматоре: или . Поэтому для получения эти переносы следует объединить логической ячейкой ИЛИ:

.

Это выражение совпадает с полученным ранее для полного сумматора.

2. Функциональная схема полного сумматора, синтезированного из двух полусумматоров (рис. 5.21).

Рис.5.21 Полный сумматор, синтезированный из двух полусумматоров

5.8 Цифровые компараторы

Простой пример схемы сравнения (компаратора) одноразрядных двоичных чисел a и b рис.5.22

Рис.5.22 Функциональная схема и условное обозначение компаратора (логическая схема, выполняющая операцию “эквивалентность”, исключающее ИЛИ-НЕ).

Таблица 5.15

Таблица истинности компаратора

Схема формирует высокий потенциал на выходе при выполнении соответствующего соотношения между числами a и b (табл. 5.15).

Выпускаются ИМС для сравнения двух- и многоразрядных чисел [8].

Два n-разрядных двоичных числа равны, когда попарно равны между собой все разряды этих чисел. Если, например, числа a и b - четырехразрядные, то признаком их равенства будет: ; ; ; . Применяя элемент уравнения для каждого разряда, факт равенства обоих чисел установим в случае . Если же , то .

Неравенство a>b обеспечивается в четырех случаях:

1. когда ( - старшие разряды чисел a, b)

2. когда , но ;

3. когда , но , но ;

4. когда , но , , но ;

Очевидно, что для выполнения условия a

5.9 Инкрементор