МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ

РОССИЙСКОЙ ФЕДЕРАЦИИ

_____________

ФЕДЕРАЛЬНОЕ АГЕНТСТВО ПО ОБРАЗОВАНИЮ

____________

НАЦИОНАЛЬНЫЙ ИССЛЕДОВАТЕЛЬСКИЙ УНИВЕРСИТЕТ

МОСКОВСКИЙ ЭНЕРГЕТИЧЕСКИЙ ИНСТИТУТ

Кафедра ВМСиС

Поляков А.К.

Москва 2017

СХЕМОТЕХНИКА

ЛАБОРАТОРНАЯ РАБОТА № 6

Изучение методов проектирования синхронных схем

Код: ____________________

Продолжительность:

160 мин.

Дисциплины:

“Схемотехника”,

Предназначено:

Для студентов по направлению информатика и вычислительная техника в соответствии с учебным планом.

.

Цель:

Цель работы состоит в изучении основных характеристик счетчиков и изучении методики проектирования синхронных схем , а также овладение практическими навыками

моделирования цифровых схем

Результат обучения:

После успешного завершения занятия пользователь должен уметь: проектировать счетчики и Синхронные схемы и анализировать их методом моделирования, с использованием средств САПР

Используемые программы:

ACTIVE –HDL фирмы ALDEC(бесплатная студенческая версия) или бесплатная ISE WEB PACK фирмы XILINX

План занятия:

Самостоятельная работа. 180

Задания

1.Построить и проверить схему упрощенного

кодового замка.

Кнопки набора кода,ввод и сброс.

Примерный алгоритм работы -после набора кода пользователь нажимает кнопку ввод. Если код совпадает с кодом уставки- посылается сигнал открытия двери и схема устанавливается в исходное состояние.

Если нет- сигнал о том,что неверный код. Пользователь набирает код снова. Фиксируется число неудачных попыток и при его превышении замок блокируется на время таймаута.

Для синхронизации используется постоянно работающий тактовый генератор.

Для упрощения схемы не предусматривается защита от дребезга контактов, от повторных сбросов при первых неудачах и т.п.

(в схеме регистр имеются: уставки с верным кодом,схема сравнения,счетчик попыток и счетчик таймаута и т.п..

№	Число кнопок кода	Число неудачных попыток
1	4	2
2	4	4
3	5	3
4	4	3
5	5	3
6	4	3
7	4	2
8	5	2
9	5	4

Задание 2.

Исследование вариантов и способов проектирования синхронных схем

Слушатель сам выбирает- упрощенные или более сложные варианты.

Варианты упрощенные-

Построить различные схемы реализации функции от четырех переменных

У=А операция В операция С операция D с использованием операции согласно варианту. Проверить их моделированием, получить временные диаграммы, сравнить по затратам оборудования и по предельному быстродействию.

Варианты

№	Две реализации	операция
1	последовательную и параллельную	И
2	последовательную и конвейерную	ИЛИ
3	параллельную и конвейерную	И-НЕ
4	последовательную и параллельную	ИЛИ-НЕ
5	последовательную и конвейерную	И
6	параллельною и конвейерную	ИЛИ
7	параллельную и конвейерную	И-не
8	последовательную и параллельную	ИЛИ-не
9	последовательную и конвейерную	ИЛИ

Варианты более сложные

Построить различные схемы сложения четырех одноразрядных двоичных чисел

У=А+В+С+Д с использованием одноразрядных сумматоров ( модель сумматора возьмите из ранее выполненной вами лаб.работы №3).

Подсчитать: расход аппаратуры, их мин. тактовый период и латентность, промоделировать и сравнить полученные мах. быстродействие и латентность с расчетными .

.

Варианты

№	Две схемы реализации сложения
1	последовательную и параллельную
2	последовательную и конвейерную
3	параллельною и конвейерную
4	последовательную и параллельную
5	последовательную и конвейерную
6	параллельною и конвейерную
7	параллельною и конвейерную
8	последовательную и параллельную
9	последовательную и конвейерную

Пример.последовательная схема сложения

При трех одноразрядных А,В,С сумма может быть 2-разрядной) Последовательная схема состоит из одного трехразрядного сумматора( вх Х1,Х2,Х3, вых Ус,Упер) , одного трехразрядного регистра суммы У и одноразрядного регистра переноса Уп и схемы управления( счетчик на 2 разр и комб. схема).

Алгоритм работы.

1 такт начальная установка схемы.У=0,сч=0,Уп=0

2 прием и сложение с У=0 числа А

3. Прием и сложение числа В

4.Прием и сложение числа С

5 прием и слож Д

Параллельная схема

Состоит из трех сумматоров и одного регистра

Реализует алгоритм У=(А+В) +(С+Д).

Первый каскад сумматоров- одноразрядные два сумматора

Второй каскад-двухразрядный сумматор.

1. Общие теоретические сведения.

1. Проектирование синхронных схем

Современные подходы к проектированию цифровой аппаратуры рассмотрены в большом числе литературных источников[21-25].Ниже приводятся лишь некоторые рекомендации из этой области. Наряду с примерами удачных схемотехнических решений даны и примеры неудачных. При их анализе временных соотношений следует учитывать, что в схемах, реализованных на элементах среднего уровня интеграции типа отечественных серий КР1553 и КР1554 тактовые частоты лежат в пределах десятков мегагерц и задержки сигналов в проводниках существенно меньше задержек сигналов в элементах. Однако в современных Больших Интегральных Схем(БИС) с тактовой частотой в несколько сотен мегагерц задержки в проводниках соизмеримы с задержками логических элементов и могут превышать их.

5.1.1 Понятие синхронной схемы

Синхронные схемы (модули) – это тактируемые схемы, которые обладают следующими свойствами.

1)Все запоминающие элементы схемы (триггеры–flip flop, регистры(register), блоки памяти (оперативной – ОЗУ (RAM), постоянной– ПЗУ(ROM), с организацией типа очередь– ФИФО(FIFO )и т.п.) должны изменять свои состояния одновременно по одному и тому же активному фронту поступающего извне тактового сигнала(С- clock ).

2)Этот синхросигнал(С-clock) без задержек, т.е. одновременно, должен поступать на все запоминающие элементы схемы.

Внешний синхросигнал при реализации синхронной схемы на кристалле вводится через специальный тактовый буфер и разводится так, чтобы обеспечить одновременность его поступления на все запоминающие элементы.

На рис.5.1 представлена обобщенная структура синхронной схемы с однотактной синхронизацией (сигнал С). К моменту прихода внешнего синхросигнала С на регистры (RG–register) выходы комбинационных схем (CC–combinatorial circuit) должны успеть принять стабильное состояние.

2. Рис.5.1. Обобщенная структура синхронной схемы

4. Таким образом, согласно принципам «чистого синхронизма » не рекомендуется, например, строить схемы, в которых применяются управляемые синхросигналы (gated clocks). Управляемым называется синхросигнал, генерируемый внутри схемы и трассируемый, если САПР не получает специальных указаний от проектировщика, как обычный сигнал. На схеме рис.5.2 это сигнал C1.

6. Рис.5.2. Схема приема на регистр с управляемым синхросигналом С1

8. Если такой управляемый синхросигнал поступает на множество триггеров, за схемой И (рис.5.2) должен стоять по крайней мере буферный повторитель, а «по хорошему» должна использоваться специальная сеть разводки этого нового, задержанного синхросигнала С1. Применение «управляемых синхросигналов» сильно усложняет расчет временных параметров схем. Использование триггеров с разрешающим входом, как это показано на рис.5.3 во многих случаях позволяет избежать ситуации с управляемыми синхросигналами.

10. Рис.5.3. Улучшенный вариант схемы приема на регистр, построенный на триггерах с разрешающим входом EN

12. Однако в схемотехнике устройств с малым потреблением энергии

13. (low power design) управляемые синхросигналы применяются часто(на период неактивности модуля его управляемый синхросигнал отключается), но в таком случае это является предметом особого внимания.

Прежде чем рассмотреть синхронные схемы более подробно, следует ответить на вопрос, почему в основной массе проектов используются синхронные, а не асинхронные схемы?

1) Синхронные схемы более устойчивы к разбросу параметров элементов и условий эксплуатации – температуры, напряжения источников питания и т.п.