Cтепаненко - Основы микроэлектроники (Основы Микроэлектроники (книга)), страница 79

Ен-триггер, составленный ив двух елементов И вЂ” Нрл а — схема, полученная на схемы рис. 10.10, л путем инверсии входных и выходных величин; б — та же схема с внутренними входными инверторами Принципиальные схемы КЯ-триггеров, выполненных в базисах КМОП и ТТЛ, представлены на рис. 10.18. В первой схеме (рис. 10.18„а) используются ИЛЭ типа ИЛИ-НЕ, и она работает в положительной логике, во второй (рнс.

10.18, б) используются ИЛЭ типа И-НЕ, и она работает в отрицательной логике. КЯТ-триггер. Рассмотренный выше КЯ-триггер относится к классу асинхронных, у которых изменение состояния происходит тогда, когда меняется уровень на соответствующем входе. Большее распространение имеют синхронные пгриггерь«или КЯТ-триггеры, у которых состояние может меняться только 10.7. Интегральные триггеры а) Рнс.

10.10. Кв-триггеры, выполненные в базисе КМОП (а) и ТТЛ (б) при поступлении специальных тактовых идгпульсое (см. для сравнения равд. 10.3). В промежутках между тактовыми импульсами изменения уровней на входах Я и )т не вызывают изменения состояния триггера, а лишь »программируют» то состояние, которое он примет при поступлении очередного тактового импульса.

В обозначении ВЯТ-триггера буква Т связана с тактовыми импульсами, но сам тактовый вход на схемах обозначают обычно буквой С (от английского с)ос)с — времязадающий). Структура, символ и временная диаграмма работы ВЗТ-триггера показаны на рис. 10.19. о) е) Рис. 10.10. КЗТ-триггер а — структурная схема, б — обозначение, е — временные диаграммы Как видим, в основе структуры лежит известный уже ВЯТ-триггер, выполненный на основе схем И вЂ” НЕ 1см.

рис. 10,17, а). Входы этого триггера управляются с помощью еще двух схем И вЂ” НЕ, которые инвертируют уровни Я и В при наличии тактового импульса С. В отсутствие тактового импуль- Глава 10. Интегральные схемы са, при С = О, схемы И вЂ” НЕ бездействуют и состояние ВЯТ-триггера не меняется. Влияние тактового импульса можно охарактеризовать логической формулой Я "'1 = С(Я + 1Щ" ). (10.21) Т-триггер, Структура интегрального триггера с общим входом (Т-триггера), а также его символ и временная диаграмма показаны на рис. 10.20.

Из рисунка видно, что Т-триггер состоит из двух КЯТ-триггеров (М и Б) и инвертора, через который подается тактовый импульс на Я-триггер. Триггер М называют ведущим, а триггер 3 — ведомым(. М 8 % =В2 01 =лз 02-— л1 ("2 в1 21 12 а) б) е) Рис. 10.20.

'Г-триггер: а — структурная схема; б — обозначение; е — временные диаграммы В интервале между тактовыми импульсами (когда С = 0) уровни на выходах обоих триггеров одинаковы: 9 = 91. Пусть, например, 9 = ь) = 1 (см. исходное состояние на рис. 10.20, в). Для того чтобы очередной тактовый импульс изменил состояние ведущего триггера (т.е. обеспечил значение 91 = 0), нужно предварительно задать на его входах соответствующие уровни: Я1 = 0 и В1 = 1.

Эту функцию выполняют перекрестные обратные связи с выхода ведомого триггера на вход ведущего. Действительно, из рис. 10.20, а следует: Я1 -— Я = 0 и В = 9 = 1. Таким образом, в интервале между тактовыми импульсами ведущий триггер подготовлен к изменению своего состояния, и зто состояние меняется при поступлении очередного тактового импульса (момент г, на рис. 10.20, в). Что касается ведомого триггера, то его состояние во время тактового импульса не может измениться, поскольку в это 1 Соответстауюн(ие английские термины: Маззег (хозяин) и 3)ауе (раб). 10.7. Интегральные трытеры время на его тактовом входе действует запрещающий сигнал С =О. Следовательно, во время тактового импульса выходные величины Я и Я не меняются, а значит, не меняются и входные величины 81 и В1.

Последнее обстоятельство обеспечивает надежное переключение ведущего триггера. Из рис. 10.20, а видно, что переключение ведущего триггера сопровождается изменением уровней 8г и Вг на входах ведомого триггера. Поэтому к концу тактового импульса ведомый триггер оказывается подготовленным к переключению в новое состояние, соответствующее новому состоянию ведущего. Такое переключение происходит по окончании тактового импульса, когда на тактовом входе ведомого триггера восстанавливается разрешающий сигнал С = 1 (момент гз на рис. 10.20, в). Таким образом в Т-триггере каждый тактовый импульс вызывает переход в новое устойчивое состояние, но с запаздыванием на величину, равную длительности тактового импульса. Логическое уравнение Т-триггера можно записать в виде: (10.

22) где СЯ" — значение во время тактового импульса, а СЦ вЂ” по его окончании. дК-триггер. )К-триггеры (читается «джи-ка» триггеры) являются наиболее универсальными: в них входы д и К (подобно входам В и Я) задают желательное состояние, но, в отличие от ВЗ-триггеров, допустим набор д = 1, К = 1. По принципу действия ЮК-триггеры относятся к категории синхронных, т. е.

их выходные уровни устанавливаются только при поступлении тактовых импульсов С. Структура, символ и временная диаграмма дК-триггера показаны на рис. 10.21. В основе дК-триггера, как видим, лежит структура Т-тригтера, построенного по принципу «мастер — слэйв», но входы Я и В связаны с выходами перекрестными связями не непосредственно, как в Т-триггере, а через две схемы И, на один из входов которых подаются управляющие уровни д и К, При наборе д = 1, К = 1 схемы И превращаются в повторители для уровней, поданных на входы 1 и 2. Поэтому при таком наборе 1 Буква г — начальная в англ. слове ~ашр (прыжок, переброс), а буква К вЂ” начальная в англ. слове леер (держать, сохранять).

Глава 10. Интегральные схемы гз е) а) Рис. 10.21. ди.триггер: а — структурная схема; 6 — обозначение; е — временные диаграммы )К-триггер работает как Т-триггер (интервал 11-гз на рис. 10.21, и). При остальных наборах величин ~ и К схема работает как ВЯТ-триггер (интервал 11 — 1 ), где уровень Т устанавливает значение 9 = 1, а уровень К вЂ” значение Я = О.

Логическое уравнение ЮК-триггера имеет вид: ч)Я+1 у~е Ке)а (10.23) В частности, при 7 = 1, К = 1 получаем Я"'"= Я" [режим Т-триггера, см. (10.22) при С = 1]. 10.8. Запоминающие устройства В цифровой аппаратуре, и прежде всего в ЭВМ, системы памяти или запоминающие устройства (ЗУ) занимают важнейшее место. Системы памяти делятся на внешние и внутренние. Внешние ЗУ до сих пор реализуются на магнитных лентах и магнитных или оптических дисках. Внутренние ЗУ (т.е. ЗУ, конструктивно объединенные с злектронными блоками) на ранних этапах развития ЭВМ выполнялись на ферритовых сердечниках с прямоугольной петлей гистерезиса, а с конца 70-х годов — в основном на ИС. Внешние магнитные ЗУ характеризуются неопределенно длительным сохранением информации при отсутствии питания, а также практически неограниченной елскосгпью (объемом) памяти в битахг. 1 Битом информации называют значения вО* или е1е в двоичной системе счис- ления 10.8.

Запомвяаюв»яс устройства Внутренние ЗУ предназначены в основном для хранения промежуточных данных в процессе выполнения арифметических или логических операций (оперативные ЗУ или ОЗУ), а также для хранения небольших стандартных программ, необходимых при использовании данного цифрового устройства для решения типовых задач (постоянные ЗУ или ПЗУ). Оперативна»е запоминающие устройства (ОЗУ) характерны возможностью быстрого попеременного ввода и вывода (записи и считывания) информации, причем и для записи, и для считывания доступна любая отдельная ячейка ОЗУ.

Поэтому синонимом ОЗУ является память с произвольной выборной (английское ВАМ вЂ” Вапоош Ассеээ Мешогу). Постоянные запоминающие устройства (ПЗУ) в отличие от ОЗУ используются в основном для считывания записанной в них информации. Запись же осуществляется либо «раз и навсегда», либо во всяком случае весьма редко. Поэтому этот класс ЗУ называют в зарубежной литературе КОМ (Веай-Оп)уМешогу — память только для считывания). Оперативные ЗУ.

Всякое ОЗУ состоит из двух основных частей: накопителя и схем управления или, как говорят, периферии. Накопитель — это основная часть ОЗУ, где хранятся данные (двоичные коды). Периферия же предназначена для ввода и вывода этих данных. В нее входят дешифраторы, усилители, регистры, разного рода ключи, коммутаторы и другие схемы общего назначения. Мы их не будем рассматривать.

Сосредоточим внимание на наиболее специфичной части ОЗУ вЂ” накопителе. Накопитель состоит из запоминающих ячеек (ЗЯ); каждая из них хранит один бит информации («О» или «1»). Естественно, что основу ЗЯ составляют бистабильные ячейки, основным свойством которых является наличие двух устойчивых состояний Я = 1 или Я = О. На рис. 10.22 показана типичная матричная организация ОЗУ, где отдельная ЗЯ расположена в узлах «решетки», образованной адресными шинами Х и 1'.

Количество ячеек равно произведению количества горизонтальных шин на количество вертикальных (например, 4х4 = 16 ячеек). Каждая ЗЯ связана с одной горизонтальной и одной вертикальной адресными шинами. Поэтому, если подаются напряжения на определенные горизонтальную н вертикальную шины (например, Х1 и Уз), то Глава 10. Интегральные схемы к периферии подключается вполне определенная ЗЯ (в нашем примере ЗЯ11, которая на рис. 10.22 заштрихована). В эту ячейку (с уникальным адресом Х11 ) можно либо записать необходимый бит информации («О» или «1ь), либо считать информацию из ячейки (в ячейке ЗЯ11 записана «1«). Считывание Запись Рис.

10.22. Оперативное ЗУ с матричной структурой И запись, и считывание осуществляется с помощью разрядных шин РШ и РШ„, которые подключены ко всем ЗЯ1. Индексы разрядных шин в известной мере условны: и на шину единиц (РШ1) и на шину нулей (РШр) могут подаваться уровни как с(о так и У1. Поэтому индексация отнюдь не предопределяет логического уровня на той или иной шине, а является лишь условным обозначением того, что одна из них (РШ1) подключена к главным выходам триггеров «Е„а другая к их «напарникам» 9.