Lab6_1 (774792), страница 3

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 3)

Создание описания блока hvalues на языке Verilog HDL

Для создания структуры текстового файла Verilog Design File (.v) блока hvalues выполните следующие действия(так же можно добавить любой другой блок описания):

1. Выделите блок hvalues.

2. Нажмите правую кнопку мыши и во всплывающем меню выберите команду Create Design File (создать файл проекта).

3. Под надписью File type (тип файла) выберите Verilog HDL (файл на языке Verilog HDL).

4. Включите функцию Add the new design file to the current project
   (добавить новый файл к текущему проекту).

5. Проверьте, чтобы в строке File name (имя файла) отображался файл hvalues.v, расположенный в рабочем каталоге проекта.

Рис. 25.

6. Нажмите кнопку ОК. Система Quartus сообщит об успешном создании файла и автоматически откроет окно текстового редактора (Text Editor) с загруженным в него новым файлом.

7. Для выполнения описания блока hvalues.v перед выражением end module введите следующие строки(00, 01, 10,11 – входные значения; 111, 101, 011, 001 – выходные значения при соответствующих входных):

reg [2:0]h; always @(sel)

case (sel)

2'b 00 : h = 3'b 111;

2'b 01 : h = 3'b 101;

2'b 10 : h = 3'b 011;

2'b 11 : h = 3'b 001;

endcase

Описание hvalues.v показано на рис.26.

Рис.26

3.3.1 Копирование файлов текстового описания (Verilog Design File) других блоков

Для сокращения времени можно воспользоваться готовыми файлами (Verilog Design Files) описания блоков на языке Verilog HDL.

Скопируйте нужные файлы из соответствующего каталога в каталог проекта. Файлы учебного пособия рекомендуется копировать следующим образом: открыть файл в пакете Quartus с помощью команды Open меню File, затем выбрать команду Save As меню File, в появившемся окне установить ключ Add file to current project (добавить файл к текущему проекту), а затем сохранить файл в подкаталоге проекта.

3.3.2 Создание функционального блока при помощи мастера мегафункций

Mega Wizard

Например, функцию 12-разрядного арифметического сумматора. Вы можете создать ее на основе стандартной мегафункций lpm_add_sub.

1. В меню Tools (инструментальные средства) выберите команду MegaWizard. Появится окно мастера Mega Wizard (рис. 27). Далее выполняйте действия в соответствии с ранее изложенным материалом, отвечая на вопросы.

Рис. 27.

1. На вопрос: "Which action do you want to perform?" (какое действие вы хотите выполнить?) выберите Create a new custom megafunction variation (создать новый блок на основе мегафункции), нажмите кнопку Next .

2. В списке Available Megafunctions (доступные мегафункции) раскройте папку арифметических мегафункций, щелкнув по значку "+", и затем выберите мегафункцию LPM_ADD_SUB (мегафункция сумматора/вычитателя).

3. На вопрос: "Which type of output file do you want to create?"(какой тип выходного файла вы хотите создать?) выберите Verilog HDL.

4. На вопрос: "What name do you want for the output file?" (как вы хотите назвать выходной файл?) введите …\qdesigns\fir_filter\accum. v и нажмите кнопку Next.

Рис. 28.

1. На вопрос: "How wide should the input buses be?" (какова требуемая разрядность входных шин 'dataa' и 'datab'?) введите 8.

2. На вопрос: "Which operating mode do you want for the adder/subtracter?" (каков требуемый режим работы сумматора/вычитателя) выберите Addition only (только суммирование) и нажмите кнопку Next.

Рис. 29.

1. На вопрос: "Is the 'dataa' or 'datab' bus value a constant?" (является ли шина 'dataa' или 'datab' константой?) выберите No - оба значения переменные, и нажмите кнопку Next.

Рис. 30.

1. На вопрос: "Do you want any optional inputs or outputs?" (хотите использовать какие-либо дополнительные входы или выходы?) удостоверьтесь, что все дополнительные входы/выходы выключены и нажмите кнопку Next.

2. На вопрос: "Do you want to pipeline the function?" (хотите реализовать эту функцию с использованием конвейера?) выберите No нажмите Next. Появится итоговая страница со списком файлов, созданных встроенным мастером MegaWizard.

3. Нажмите кнопку Finish — мастер MegaWizard создаст файл accum.v, готовый к использованию в вашем проекте.

4. Подключение к проекту файлов, созданных мастером MegaWizard

- В меню Project (проект) выберите команду Add Files to Project (добавить файлы к проекту). Автоматически появится вкладка Add Files.

- В поле File Name (имя добавляемого файла) введите файл accum.v и, при необходимости, файл mult.v.

3.4 Компиляция проекта

Компилятор пакета Quartus состоит из ряда модулей, выполняющих следующие функции: проверка проекта на наличие ошибок, логический синтез, размещение и разводка проекта в ПЛИС, генерация выходных файлов для моделирования проекта, анализа временных характеристик и программирования ПЛИС.

Генерируемые в процессе компиляции предупреждения (Warnings) и сообщения об ошибках (Error messages) автоматически появляются в окне Messages (сообщения).

Для компиляции объекта проекта выполните следующие действие:

В меню Processing (обработка) выберите Start Compilation (запуск компиляции). Степень завершенности компиляции и продолжительность каждого ее этапа автоматически отображается в окне Status. Кроме того, результаты компиляции отображаются в окне Compilation Report (отчет о компиляции).

3.4.1 Локализация источников сообщений

В течение компиляции все сообщения появляются во вкладке Processing (обработка) окна Messages (сообщения). Выводимые в окне Messages сообщения могут относиться к определенному месту в файле проекта или в другом исходном файле.

Чтобы найти (локализовать) источник сообщения компилятора, выполните следующие действия:

1. В окне Messages разверните подкаталог …\qdesigns\fir_filter\acc.v, нажав значок "+", и просмотрите информационное сообщение

Рис. 31.

1. Дважды щелкните по развернутому информационному сообщению Entity l:acc. В окне Text Editor (текстовый редактор) откроется файл acc.v , представленное на рис. 32, и в нем цветом будет выделен источник сообщения - раздел Module Declaration (объявление модуля) После просмотра источника сообщения закройте окно текстового редактора (Text Editor).

3.4.2 Просмотр отчета о компиляции

Информация о текущей компиляции автоматически выводится в окне Compilation Report (отчет о компиляции). При первом отображении этого окна, в правой его области, появляется раздел Summary (сводная информация). В этом разделе отображается сводная информация о компиляции: заданные временные характеристики, имена всех откомпилированных объектов проекта, общее количество используемых логических ячеек и выводов ПЛИС, а также общий объем использованной памяти.Окно представлено на рис. 33.

Рис. 32.

Рис. 33

3.5 Просмотр текущей компоновки проекта, созданной компилятором

В системе Quartus возможны два режима просмотра компоновки проекта.

Current Assignments floorplan размещение, соответствующее текущим пользовательским назначениям ресурсов проекта. В данном режиме размещение доступно для редактирования.

Last Compilation floorplan - текущее размещение проекта, созданное компилятором при последней компиляции. В данном режиме размещение недоступно для редактирования.

Редактор физического размещения (Floorplan Editor) позволяет просмотреть распределение проекта по логическим ячейкам (Logic cells) ПЛИС, логическим блокам (LAB), структурам MegaLAB, а также увидеть схематическое изображение корпуса и расположение выводов используемой ПЛИС.

3.5.1 Открытие текущей топологии проекта, созданной последней компиляцией

Чтобы открыть текущую топологию проекта, созданную последней компиляцией, выполните следующие действия:

1. В меню Assignments(назначение) выберите команду Last Compilation Floorplan (текущее размещение проекта, созданное компилятором).Окно редактора текущего размещения проекта показано на рис. 34.

Рис. 34.

2. Для увеличения размера окна редактора Floorplan Editor (редактор физического размещения) включите в меню View функцию Full View. По умолчанию топология показывается в режиме отображения логических ячеек (Logic Cell). Показываются логические ячейки каждого массива логических блоков (LAB — Logic Array Block): Неиспользуемые логические ячейки отображаются белым цветом, используемые — определенными цветами.

3. Информация о назначении используемых цветов выводится в окне Color Legend Window (окно цветовых обозначений), которое вызывается соответствующей командой в меню View редактора Floorplan Editor (редактор физического размещения). Окно цветовых обозначений рис. 35.

Рис. 35.

3.5.2 Отображение информации о разводке связей проекта

Редактор физического размещения позволяет просмотреть входящие связи (Fan-In) и выходящие связи (Fan-out) каждого узла ПЛИС.

Для просмотра входящих и исходящих связей, выполните следующие действия:

1. В меню View выберите команду Routing > Show Node Fan-In.

2. В первом LAB (логическом блоке) - LABI, выберите седьмую сверху логическую ячейку (Logic Cell) - LC7. Входящие связи логической ячейки обозначены темно-сиреневыми линиями,. Направление связей обозначается стрелками, как показано на рис. 36.

Рис. 36.

1. Для отображения задержек на путях распространения сигналов, включите Routing > Show Routing Delays (меню View). Задержки, относящиеся к выбранным логическим ячейкам, показываются на топологии проекта рядом с связями.

Информация, отображаемая в окне Equations

Окно Equations размещается в нижней части окна редактора Floorplan Editor (редактор физического размещения).

Характеристики

Список файлов книги