Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 3)

Параметр Use Global Clocks управляет использованием глобальных цепей синхронизации. При включенном значении этого параметра, установленном по умолчанию, средства размещения и трассировки могут использовать в качестве входов тактовых частот специальные выводы кристалла GCK, подключенные к глобальным цепям синхронизации ПЛИС. Выключенное значение Use Global Clocks запрещает автоматическое использование глобальных тактовых цепей, если только в модулях исходного описания или файле ограничений явно не указано назначение выводов GCK.

Значение параметра Use Global Output Enables разрешает или запрещает программам размещения и трассировки автоматически использовать глобальные цепи разрешения выходов ПЛИС (выводы GTS) для реализации входов управления тристабильными выходами проектируемого устройства. По умолчанию установлено разрешающее значение. Если задано запрещающее значение Use Global Output Enables, то выводы GTS могут использоваться только при явном указании соответствующих атрибутов в модулях исходного описания проекта или в файлах ограничений.

Параметр Use Global Set/Reset управляет использованием вывода GSR, к которому подключены глобальные цепи асинхронной установки и сброса ПЛИС, для реализации соответствующего входа проектируемого устройства. При разрешающем значении этого параметра, используемом по умолчанию, средства размещения и трассировки могут автоматически выбирать вывод GSR в качестве входа асинхронной установки или сброса проектируемого устройства. При установке запрещающего значения программы трассировки используют вывод GSR только при наличии соответствующих атрибутов в модулях исходного описания или файлах ограничений.

Параметр Create Programmable GND Pins on Unused I/O позволяет конфигурировать все неиспользуемые выводы ПЛИС как "общий" (GND), что повышает помехоустойчивость проектируемого устройства. По умолчанию установлено значение "выключено", запрещающее конфигурирование неиспользуемых выводов кристалла в качестве дополнительных контактов GND .

С помощью параметра Macrocell Power Setting указывается режим потребляемой мощности макроячеек кристалла. Выпадающий список возможных значений содержит три варианта: Std, Low, Timing Driven. По умолчанию задано значение Std соответствующее стандартному режиму потребления мощности. Выбор значения Low позволяет перевести макроячейки в режим пониженного энергопотребления, что приводит к снижению их быстродействия. Если используется вариант Timing Driven, то выбирается режим энергопотребления макроячеек в соответствии с заданными временными ограничениями.

Страница Reports диалоговой панели параметров этапа реализации содержит единственный параметр, определяющий степень детализации отчета, содержащего результаты временного анализа проекта (рис. 2.14). Значение параметра Timing Report Format позволяет выбрать одну из двух форм отчета о результатах временного анализа проекта. По умолчанию установлен обобщенный формат отчета (Summary), включающий временные характеристики только основных путей распространения сигналов проекта. При выборе подробной формы (Detail) создаваемый отчет содержит значения задержек распространения сигналов по различным маршрутам внутри кристалла, реализующего проектируемое устройство.

Рис. 2.14

На странице Simulation Model, вид которой показан на рис. 2.15, представлены параметры полной временной модели разрабатываемого устройства, формируемой после размещения и трассировки проекта в кристалле.

Значение параметра Simulation Model Target определяет тип формируемой модели. При выборе типа модели указывается язык HDL, используемый для ее описания, и название системы моделирования, для которой она предназначена. В случае использования средств синтеза XST Verilog по умолчанию установлено значение Generic_Verilog.

Параметр Post Route Simulation Model Name позволяет указать название файла, в который записывается формируемая модель (в виде списка соединений netlist). Ввод идентификатора файла осуществляется с помощью клавиатуры после активизации соответствующего поля редактирования.

Рис. 2.15

Параметр Bring Out Global Set/Reset Net as a Port используется для включения глобальной цепи сброса/установки кристалла в описание интерфейса моделируемого объекта. Если данный параметр находится в состоянии "включено", то глобальный сигнал сброса/установки триггерных ресурсов кристалла GSR преобразуется в формат порта объекта, который представлен в описании верхнего уровня иерархии проекта. Значение "выключено", принятое по умолчанию, соответствует обычному представлению глобальной цепи сброса/установки ПЛИС.

Значение параметра Global Set/Reset Port Name позволяет указать название порта, соответствующего глобальной цепи сброса/установки кристалла. По умолчанию название порта совпадает с идентификатором этой цепи - GSR. Новое значение этого параметра вводится с помощью клавиатуры после активизации соответствующего поля редактирования. Эта опция доступна только в том случае, если параметр Bring Out Global Set/Reset Net as a Port установлен в состояние "включено".

Параметр Generate Test Fixture File управляет генерацией тестового файла по результатам моделирования. По умолчанию установлено значение "выключено", которое запрещает автоматическую перезапись тестового файла.

Вид страницы Programming изображен на рисунке 2.16.

Рис. 2.16

1.3.2. Выполнение этапа реализации проектов,

разрабатываемых на основе ПЛИС структуры CPLD

Активизация процесса реализации проекта в полном объеме осуществляется двойным щелчком левой кнопки мыши на строке Implement Design в окне процедур Навигатора проекта (см. рис.2.12). Информация о ходе его выполнения отображается в окне консольных сообщений. Завершение выполнения каждой фазы этого процесса отмечается соответствующей пиктограммой в строке с ее названием и сопровождается отчетом о полученных результатах. Для просмотра отчета о выполнении трансляции следует дважды щелкнуть левой кнопкой мыши на строке Translation Report. При этом открывается новое рабочее окно в HDL-редакторе, в котором отображается выбранный отчет. Отчет содержит информацию о каждом шаге трансляции (преобразовании EDIF-описаний в формат Xilinx NGD, проверке временных спецификаций, верификации логической структуры проекта), а также об ошибках и предупреждениях.

Чтобы открыть отчет о результатах выполнения размещения и трассировки, следует дважды щелкнуть левой кнопкой мыши на строке Fitter Report, после чего текст отчета отображается в новом окне встроенного HDL-редактора (рис. 2. 17).

Отчет содержит семь основных разделов, в начале каждого из которых указано его название. В разделе Resource Summary приведена общая информация о ресурсах ПЛИС и их использовании для реализации проектируемого устройства. В начале этого раздела указаны данные об общем количестве и числе используемых макроячеек, термов, регистров, выводов и функциональных блоков кристалла. Далее располагается общая статистическая информация о сигналах, выводах, макроячейках, глобальных ресурсах и режиме потребления макроячеек. Раздел Summary of Required Resources содержит подробную информацию о ресурсах ПЛИС, использованных для реализации проектируемого устройства. В разделе Function Block Resource Summary приведены общие статистические данные об использовании функциональных блоков кристалла. В четвертом разделе отчета расположена подробная информация об использовании ресурсов каждого функционального блока ПЛИС. Этот раздел состоит из N самостоятельных, одинаковых по составу секций с названиями FB1 - FBN, где N - количество функциональных блоков в используемом кристалле. В разделе Implemented Equations представлены логические выражения, описывающие проектируемое устройство на этапе его реализации. Раздел Device Pin Out в наглядной форме отражает назначение всех выводов кристалла ПЛИС после загрузки конфигурационных данных проекта. В заключительной части отчета, Compiler Options, приведены значения основных параметров процесса размещения и трассировки.

Рис. 2.17

Также можно просмотреть результаты размещения элементов в кристалле с помощью приложения Xilinx ChipViewer. Это приложение можно открыть, кликнув мышкой в окне процессов на вкладке View Fitted Design (ChipViewer) при раскрытии процесса Fit, рис.2.18.

Рис. 2. 18

Результаты размещения представлены на рис.2.19.

Для просмотра временных характеристик распространения сигналов внутри кристалла следует поместить курсор на строку Timing Report и дважды щелкнуть левой кнопкой мыши. Формат отчета о результатах временного анализа определяется выбранным значением параметра Timing Report Format. Обобщенная форма отчета (рис. 2.20) включает в себя четыре раздела. В начале отчета приводятся основные сведения об анализируемом проекте, времени и дате создания отчета. В секции Summary приведено минимальное значение периода и максимальная частота внутреннего сигнала синхронизации. Параметр Clock Pad to Output Pad (tCO) содержит значения задержек сигналов на всех выходных контактах ПЛИС, используемых в проекте, по отношению к сигналу синхронизации. В параметре Clock to Setup (tCYC) представлены значения времени распространения сигнала для всех цепей, включенных между двумя триггерами или регистрами, управляемыми одним сигналом синхронизации. В разделе Setup to Clock to Setup (tSU or tSUF) приведены значения времени установления для всех входных сигналов данных по отношению к тактовому сигналу. В разделе Timing Constraints приведены заданные в проекте временные ограничения.

Рис. 2.19

Рис.2.20

1.4. Временное моделирование цифровых устройств,

проектируемых на базе ПЛИС структуры CPLD фирмы Xilinx

Только после проведения этапов синтеза, размещения и трассировки становится доступной информация об используемых ресурсах кристалла и задержках распространения сигналов, которая необходима для формирования адекватной модели. В отличие от функционального последующие этапы моделирования выполняются с применением библиотеки SimPrim Library, которая содержит описание элементов на уровне ресурсов кристалла. Эта библиотека позволяет учитывать информацию о задержках распространения сигналов, которая содержится в соответствующих файлах, имеющих стандартный формат SDF (Standard Delay Format). Для проектов, выполняемых на основе ПЛИС семейств CPLD, кроме функциональной модели может быть сформирована полная временная модель устройства. Таким образом, процесс проектирования систем на базе кристаллов семейств CPLD включает в себя два основных этапа моделирования: функционального и полного временного. Все виды моделирования цифровых устройств, разрабатываемых в среде САПР Web PACK ISE выполняются с помощью системы HDL-моделирования ModelSim.

Характеристики

Список файлов книги