63325 (588928), страница 2

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 2)

Рисунок 1.1 Структурная схема микросистемы

Принцип работы микросистемы состоит в следующем: номер опрашиваемого датчика формируется в одном из РОН, в основном в регистре В. В 8-ми разрядном регистре в 5-ти старших разрядах записываются единицы, а в трех младших разрядах - номер датчика. Первоначально в регистре В записано число F8h : 11111000 = F8h.

При опросе каждого датчика содержимое регистра В увеличивается на 1. При опросе последнего датчика в регистре записывается число FF = 11111111. Добавление следующей 1 обнуляет регистр В. На выходе триггера нуля TZ появляется 1. Номер ячейки ОЗУ, в которую должен быть записан результат опроса датчика, содержится в паре РОН, например, в регистрах HL.

Рассмотрим алгоритм работы микросистемы. Пусть первая занятая ячейка ОЗУ имеет номер 1350h. В нее будет помещен результат опроса 1-го датчика с номером 000. Через аккумулятор и шину данных номер датчика подается на устройство вывода 1 (УВ1). УВ1 подает номер датчика на коммутатор. Коммутатор опрашивает нужный датчик и передает аналоговый сигнал на АЦП. АЦП преобразует аналог. сигнал в цифровой и передает цифровой сигнал на УВВ1. Если в первом такте импульсной последовательности Ф1 МП передает номер датчика, то во втором такте он ожидает прихода сигнала окончания преобразования от АЦП. Сигнал окончания равный 1 передается через УВВ2, через шину данных в аккумулятор. Наличие сигнала окончания аккумулятор проверяет операцией циклического сдвига вправо. Если сигнал окончания пришел, то при сдвиге вправо 1 из младшего разряда аккумулятора передается в триггер сдвига ТС, триггер сдвига устанавливается в состояние 1, и данные из устройства ввода 1 по шине данных передаются в аккумулятор, а из него в ячейку ОЗУ. Содержимое пары регистров HL и регистра В увеличивается. на 1, при этом формируется номер следующего датчика и номер ячейки, куда должен быть помещен следующий результат.

Алгоритм работы системы сбора данных представлен на рисунке 1.2.

Рисунок 1.2 Схема алгоритма работы микросистемы

Недостатками данной системы по отношению к проектируемой являются следующие:

- процессор использует 3 источника питания: 5В, 12В, -5В

- морально устарела – программное обеспечение не отвечает требованиям настоящего времени, а именно: не совместим с IBM PC

Техническими достоинствами проектируемого устройства являются более широкие возможности, которые предоставляет МП комплект К1810, в частности, усовершенствованная система команд МП К1810ВМ86, более высокое быстродействие данной микросистемы, высокая точность снимаемых показаний.

Проектируемое устройство также отличается хорошими экономическими и эксплуатационными показателями, расчет которых произведен в третьей части дипломного проекта.

1.2 Логический расчет подсистем проектируемой системы

1.2.1 Проектирование подсистемы памяти

В функциональном отношении память делится программную и память данных. Память программ технически реализуется на БИС ПЗУ, память данных - на БИС ОЗУ. В некоторых случаях программная память может частично перекрывать память данных. Т.е. её реализация на БИС ОЗУ.

При проектировании запоминающих устройств микросистем решают задачи разработки требуемого объёма и разрядности ОЗУ и ПЗУ: распределение требуемого объёма памяти между ОЗУ и ПЗУ в адресном пространстве системы; создание аппаратного интерфейса сопряжения модулей ОЗУ и ПЗУ с системной магистралью.

Полупроводниковые БИС ЗУ характеризуются разрядностью хранимых данных и ёмкостью памяти - объёмом. Требуемая разрядность проектируемого ЗУ обеспечивается наращиванием разрядности путём соединения параллельно адресуемых БИС, а требуемый объём - наращиванием объёма путём соединения последовательно адресуемых субблоков, каждый из которых реализуется на конечном числе БИС ЗУ. Такой подход приемлем при построении модульной памяти данных и программ.

БИС ЗУ с двунаправленными выводами данных и раздельными шинами адреса и данных наиболее просто сопрягаются с системной магистралью микроЭВМ. Байтная организация БИС ёмкостью 2кВ ячеек избавляет от наращивания разрядности. Двунаправленный ввод - вывод данных исключает на пути между БИС ОЗУ и шиной данных вспомогательный буфер. Обычно локальная шина данных БИС ОЗУ имеет управляемое третье состояние. Примером данной организации служит БИС ОЗУ статического типа К541РУ2. Адресация ячеек памяти выполняется младшей частью адресов А10 —А0, Выборка кристаллов ОЗУ происходит старшими адресами А15 – A11. Адресный селектор AD (Address Decoder) может иметь. максимальное число выходов 32, а следовательно, может выбирать 32 БИС ОЗУ аналогичного типа. Этот блок ОЗУ полностью покрыл бы всё адресное пространство в 64кВ. Примечательно и то что дополнительный вход CS1, объединённый конъюнктивно со входом CSO, получает управление от ключа &, реализующего дизъюнкцию переменных командных сигналов чтения и записи памяти MRDC, MWTC с низким активным уровнем. Это в свою очередь активизирует БИС по выборке только в моменты чтения либо записи. При одноразрядной организации кристаллов памяти БИС производится наращивание чипов (Chip) СП i (i=7 - 0), как показано на рисунке 1.3.

Рисунок 1.3

Рисунок 1.4

Раздельные входы-выходы данных требуют установки дополнительного буферного регистра, например КР580ИР82, разрешающего конфликтную ситуацию на шине данных. Как и ранее, адресный дешифратор выбирает блок ОЗУ ёмкостью 2кВ. На цикле чтения выбирается выходной буфер регистра. Благодаря инвертору формируется строб STB, что в свою очередь передаёт байт данных из выбранной ячейки через регистр на шину данных. При записи регистр заблокирован, а передаваемый байт из шины данных зафиксируется сигналом MWTC в выбранной ячейке. Организация интерфейса БИС ПЗУ с системной магистралью аналогично. Наиболее трудной задачей является проблема расчёта

адресного дешифратора.

Рисунок 1.5 Интерфейс БИС ПЗУ с системной магистралью

Для размещения модуля памяти заданной ёмкости, по заданному адресу необходимо определить функцию выборки CS конкретных БИС ЗУ в модуле памяти. Данную функцию лучше всего организовать применением ПЛМ ввиду простоты реализации и высокого быстродействия. В качестве ПЛМ применим БИС однократно программируемого ПЗУ К556РТ5. Оно имеет организацию 256х4 бит и открытый коллектор на выходах. В качестве ПЗУ применим БИС К573РФ5, а в качестве ОЗУ БИС К541РУ2. Рассчитаем функции селекции для каждой из них. Схема Электрическая принципиальная представлена в графической части дипломного проекта (Лист 1). Выходы Q2 – Q0 имеют открытый коллектор на выходах и подключены к шине +5В через подтягивающие резисторы. Именно они формируют выборку требуемого чипа памяти.

Для расчёта необходим стартовый адрес В и ёмкость С. Конечный адрес определяется по формуле:

Е=В+С-1

Необходим указатель шкалы р который определяется по формуле:

р=2^(4i+j)

где i - младший значащий 16-ричный разряд

j - младший двоичный значащий разряд внутри i-го 16-ричного

Далее определим количество бит адреса G необходимых для адресации модуля памяти по формуле:

G=16 – log₂р

L - количество разрядов адресующих ячейки внутри БИС ЗУ.

Определяется по формуле: L=log₂C

Н - количество разрядов адресующих кристалл, определяется по формуле:

H=16-L

В результате получается следующая диаграмма распределения разрядов адресной шины представленная на Рисунке 1.6:

Рисунок 1.6 Диаграмма распределения разрядов шины адреса

Из диаграммы мы можем видеть следующее. Если указатель G больше Н то для однозначной адресации необходимо ещё к G добавить N разрядов адресной шины. Если G=5 т.е. р=С, а это идеальный случай, то дополнительные разрядов не нужно. И наконец третий случай, если G меньше Н то необходимо дополнительном разрядов адресной магистрали, ввиду того что ёмкость чипа памяти 2кВ и минимальное количество разрядов необходимых для однозначном адресации Н=5. Количество недостающих разрядов:

М=16-L-G

Количество вспомогательных разрядов:

N=G+L-16

Рассмотрим конкретный случай. Необходимо разместить модуль памяти ПЗУ ёмкостью 2кВ с адреса 1F00Н, и модуль ОЗУ ёмкостью 2кВ с адреса 2E00Н. Расчёт ведём отдельно для ОЗУ и отдельно для ПЗУ. Полученные результаты сведены в таблицу 1.1.

Таблица 1.1

По полученным результатам строим карты адресации модулей памяти. Они представлены на рисунке 1.7 и рисунке 1.8.

Рисунок 1.7 Карта адресации ОЗУ

Рисунок 1.8 Карта адресации ПЗУ

В таблице 1.2 отмечены адреса памяти селектора PТ4, по которым записаны соответствующие константы. Так, например, стартовому адресу ROM 1F00Н соответствует ячейка памяти с адресом 1FН. По этому адресу должна быть записана константа ЕН, т.к. CS (ROM) равно значению Q0 и равно 0. Схема электрическая принципиальная приведена в графической части проекта (Лист 1).

Таблица 1.2

В случае если G будет скажем не 8, а б то тогда для упрощения можно уменьшить количество задействованных линий адреса подключаемых к БИС селектора РТ4 до б.

1.2.2 Проектирование модуля параллельного адаптера

Программируемый параллельный адаптер, обычно строится на БИС программируемого периферийного адаптера PPI (Programmable Peripheral Interface) KP580BB55. В структуре микросистемы PPI представляет достаточно мощные "руки". Три восьмибитных двунаправленных порта могут поддерживать связь микро-ЭВМ с внешней средой по 24-м линиям. Аппаратно интерфейс показан на рисунке 1.9. Из рисунка следует, что проектирование схемы сопряжения заключается в разработке адресного дешифратора AD (Addres decoder ). Предполагается, что адресное пространство ввода - вывода изолировано от пространства памяти микросистемы. Последний фактор упрощает интерфейс, Поскольку адресация портов адаптера со стороны микроЭВМ производится 8-битным адресом А7 – А0, либо А15 - А8. Старшая половина адресной шины в этом случае дублирует младшую часть. В более сложных микроконтроллерных системах, где процессор окружен множеством периферийных адаптеров, вместо адресного дешифратора, применяют программируемую БИС ПЗУ. Для проектирования адресного дешифратора требуется начальный адрес PPI, являющийся адресом порта А. Адресами портов В и С служат символические адреса PPI + 1 и PPI + 2, соответственно. Адресом регистра управления CR (Control Register ) есть мнемоника PPI+3. Таким образом в адресном пространстве в 256 байт ввода - вывода адаптер занимает четыре места.

Рисунок 1.9 Интерфейс адаптера с системной магистралью

Адресация адаптера выполняется старшей частью адресов А7 - А2, адресация портов, включая регистр управления, происходит по младшим линиям А1, А0. Учитывая это обстоятельство, можно составить карту адресов памяти адаптера. Карта адресов представляет многоуровневую вложенную структуру. На самом верхнем уровне должны быть физические адреса портов адаптера. Количество уровней вложений определяется выбранной структурой дешифратора.) Карта адресации адаптера с начальным физическим адресом 98Н и представлена на рисунке 1.10.

Характеристики

Список файлов ВКР