05Глава 4 (561022), страница 2

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 2)

4. Технология изготовления программируемого элемента

Рис. 4.12 Технология изготовления программируемых элементов

Классификация СБИС ПЛ по данному критерию приведена на рис. 4.12.

Основными технологиями изготовления программируемых элементов, обеспечивающих возможность настройки функциональных преобразователей на выполнение требуемых логических функций и организации соединений между ними, являются:

1. EPROM - программируемые элементы допускают ультрафиолетовое
   стирание;

2. ЕЕ PROM - программируемые элементы допускают электрическое
   стирание;

3. Flash - программируемые элементы допускают ускоренную электрическую
   запись (перезапись);

4. SRAM - программируемые элементы реализованы на статических
   запоминающих ячейках;

5. Antifuse - программируемые элементы реализованы на однократно
   программируемых, исходно разомкнутых перемычках.

Технология SRAM обеспечивает возможность выполнения неограниченного числа циклов конфигурирования СБИС ПЛ. Указанное свойство полезно на этапе отладки создаваемой специализированной СБИС, а также позволяет, путем загрузки новой конфигурации, изменять алгоритм работы СБИС "на лету", т.е. без выключения ее питания. Однако, поскольку после выключения питания СБИС ПЛ на SRAM ячейках теряет информацию о конфигурации, то после каждого включения питания необходимо выполнить цикл конфигурирования из внешнего, по отношению к СБИС ПЛ, источника хранения конфигурирующих данных.

Технология Flash (EEPROM) допускает выполнение до 10.000 (100) циклов репрограммирования СБИС ПЛ, в том числе, для большинства современных моделей СБИС ПЛ, и после их распайки на плате.

СБИС ПЛ, выполненные по технологии EPROM, в настоящее время, в большинстве случаев, являются однократно программируемыми. Это объясняется тем, что для обеспечения их репрограммируемости вместо дешевого пластмассового корпуса требуется использовать дорогой керамический корпус с "окошком".

4.2 Семейство MAX Общая характеристика.

Семейство MAX (Multiple Array matrix) 7000 объединяет семь серий СБИС. СБИС этого семейства позволяют заменить устройство, содержащее до сотни корпусов микросхем средней степени интеграции, и обеспечивают:

1. задержку распространения сигнала от любого входа до выхода СБИС не
   более 5нс;

1. устойчивую работу на частотах до 178МГц;

2. возможность регулирования скорости переключения выходных буферов;

1. возможность использования четырех режимов работы выходных буферов:
   вход, выход, двунаправленный, открытый коллектор;

2. возможность задания режима пониженного энергопотребления (Turbo-
   off) как для всей СБИС в целом, так и для цепей распространения
   отдельных сигналов;

3. возможность их программирования и репрограммирования после распайки
   на плате;

1. возможность задания режима секретности разработки;

2. работу с пониженным (3.3) напряжением питания.

Перечень СБИС, входящих в семейство МАХ 7000, и их основные характеристики приведены в табл. 4.1 .

Табл. 4.1.

Обобщенная структура СБИС ПЛ семейства MAX 7000E (S) представлена на рис. 4.13.

Основные компоненты структуры:

¹ - единица измерения - число логических вентилей (вентилей типа 2И-НЕ)

• логические блоки (ЛБ), содержащие 16 макроячеек и локальную
  программируемую матрицу "И" (ЛПМИ);

• единая для всех ЛБ программируемая матрица соединений(ПМС);

• глобальная трехканальная шина управляющих сигналов;

• глобальная шестиканальная шина разрешения вывода;

• программируемые блоки ввода/вывода (БВВ);

• набор программируемых мультиплексоров (MS[3... 1 ]).

Логические блоки организованы в виде матрицы, имеющей два столбца, разделенных программируемой матрицей соединений. При этом каждый ЛБ непосредственно связан со своим собственным блоком ввода/вывода.

Глобальная шина управляющих сигналов (CLRn - глобальный сброс; GCLK [2...1] - глобальные тактовые сигналы) и глобальная шина разрешения вывода (ОЕ[6...1]) обеспечивают минимальный сдвиг фронтов тактовых сигналов, поступающих на синхровходы триггеров макроячеек, и минимальную задержку распространения сигналов управления. Источниками сигналов глобальных шин служат: специализированные входы СБИС (для шины управляющих сигналов); сигналы с ПМС (для шины разрешения вывода).

Глобальная шина управляющих сигналов

вттасиа

иигоовжак»

Mtvr/OEI

UCI

матрица соединений

(ПМС)

ив

Локальная матриц* "И" (ЛПМИ)

NVoeeut »

мва

ГМбамиая шине

•НМД* (MS*. »»

с

«...12

в. 12

БВВ

«...и

•-.12

зв

3S

«,_u

{•..11

1в

1в

Прогдом-ммру^в

в... I »

«.-11

6.-12

В.. 12

БВВ

БВВ

(B8BJ

Ь..12

■...11

за

»

«~.и

С. 12

ie

is

«...12

в... 12

MaqramsOai

Логический блок(ЛБ

Рис. 4.13 Структура СБИС ПЛ семейства МАХ7000

Программируемая матрица соединений.

Программируемая матрица соединений обеспечивает возможность передачи сигналов: между Л Б; от блоков ввода/вывода к Л Б; от специализированных входов СБИС к ЛБ и блокам ввода/вывода, и представляет собой набор непрерывных, единых для всей СБИС каналов. Входными сигналами ПМС являются: 16 сигналов обратной связи от каждого Л Б; от 6 до 12 сигналов, поступающих от каждого блока ввода/вывода; 4 сигнала со специализированных входов СБИС. Общее число каналов ПМС, таким образом, составляет: jV_r= 4+n*16+n*6(12). где

п - число Л Б в СБИС. Для микросхемы ЕРМ7064 число каналов ]\/_к =4+4*16+4*12

= 116.

ПМС формирует: 36 сигналов для каждого логического блока (на рис. 4.14 представлена структурная схема, иллюстрирующая принцип формирования этих сигналов), а также шесть сигналов каждый из которых может быть инвертирован, для глобальной шины разрешения вывода.

Рис. 4.14 Структура программируемой матрицы соединений

Логический блок.

Логический блок содержит (см. рис. 4.13):

• 16 макроячеек;

• локальную программируемую матрицу "И"(ЛПМИ).

На вход ЛПМИ поступают 36 сигналов и их инверсий с ПМС, а также 16 инвертированных сигналов с разделяемых логических расширителей макроячеек. Таким образом, ЛПМИ содержит 88 каналов и позволяет формировать термы, содержащие до 52 аргументов (т.е. термы ранга 52).

С каждого логического блока на блок ввода/вывода (и обратно) поступает от 6 до 12 сигналов, что определяется числом выводов СБИС. Следовательно, не

Синхронный триггер макроячейки, тип которого (D, T, JK, RS) программируется, имеет: вход разрешения записи данных (ENA); вход (PRn) асинхронной установки с активным низким уровнем; вход (CLRn) асинхронного сброса с активным низким уровнем. Источником сигнала асинхронного сброса может служить либо глобальный сигнал сброса (GCLK), либо инверсное значение одного из термов макроячейки. Для управления асинхронной установкой может использоваться инверсное значение одного из термов макроячейки. Программируемый мультиплексор позволяет выбирать один из трех режимов синхронизации триггера.

Первый режим: на тактовый вход триггера поступает глобальный сигнал синхронизации (GCLK1 либо GCLK2), а на вход ENA - логическая единица.

Второй режим: на тактовый вход триггера поступает глобальный сигнал синхронизации (GCLK1 либо GCLK2), а на вход ENA - значение одного из термов макроячейки.

Третий режим: на тактовый вход триггера поступает значение одного из термов макроячейки, а на вход ENA - логическая единица.

Структура макроячейки предполагает как совместное использование комбинационной части и триггера, так и независимое: либо только комбинационной части без триггера, либо только триггера без комбинационной части. При совместном использовании выход комбинационной части (выход элемента сложения по mod2) через MS1 соединяется с информационным входом триггера, а выходной сигнал триггера через программируемый мультиплексор MS4 может поступать на вывод СБИС, если рассматриваемая макроячейка имеет связь с выводом СБИС, или в цепь обратной связи. При использовании только комбинационной части макроячейки ее выходной сигнал через MS4 также может поступать на вывод СБИС, если рассматриваемая макроячейка имеет связь с выводами СБИС, или в цепь обратной связи. При использовании только триггера макроячейки на его вход через мультиплексор MS1 подается либо значение одного из термов макроячейки, либо сигнал с цепи быстрого ввода, идущей от вывода СБИС.

каждая макроячейка ЛБ подключена к выводу СБИС, поскольку выходные сигналы некоторых из них передаются только в цепь обратной связи.

Макроячейка.

Макроячейка, внутренняя структура которой приведена на рис. 4.15, содержит:

• участок локальной программируемой матрицы "И";

• программируемую матрицу распределения термов;

• матрицу "ИЛИ";

• программируемый элемент сложения по mod2;

• синхронный триггер;

• параллельный логический расширитель;

• разделяемый логический расширитель;

• цепь быстрого ввода;

• набор программируемых мультиплексоров (MS[3...1]).

от вывода Цепь быстрого ввода СБИС

Характеристики

Список файлов книги