Герасимов В.Г. (ред). - Электрические измерения и основы электроники (1998) (529641), страница 52
Текст из файла (страница 52)
Нетрудно записать выражение закона работы этого мультиплексора У = 1)ох2Х(хо + 0(Х2Х(хю + д2Х2Х(хо + дзх2х(х((~ .04Х2Х(хо + +В5х2х(хО + +06Х2Х(хО + В7Х2х(хО. Из рассмотрения этого выражения приходим к весьма важному выводу, что мультиплексор представляет собой универсальный прибор, с помощью которого можно довольно просто строить комбинационные ЦЭУ, реализующие произвольные булевы функции. Так, для реализации на основе мультиплексора 8/1 любой булевой функции трех переменных на информационные входы ЭΠ—.Р? следует подать требуемые логические уровни, которые эта булева функция принимает соответственно на наборах с номерами Π— 1, а его управляющие входы — использовать в,качестве информационных входов ЦЭУ.
Включение мультиплексора 8/1 для реализации, например, булевой функции г(х2, х (, хо), таблица истинности которой ранее была приведена на рис.6.1, показано на рис.6.22,а. эх/хо/ а,1 б! Рис.6.22. Мультиплексоры и демультиплексоры: и -- реализация булевой Функции Г(х,х(,хя) (см.Рис.6.1) на мУльтиплексоРе К555КП7; б Условное обозначение демультиплексора 1/8 Демулыииплексором называют комбинационное !!ЗУ с несколькими выходами и управляющими входами, коммутирующие сигнал на един ственном информационном входе на один из выходов в соответствии с цифровым кодом на управляющих входах. Таким образом, дем уль ги плексор выполняет преобразование, обратное мультиплексированию, Прн циклическом переборе на управляющих входах всех возможных кодовых комбинаций демультиплексор выполняет преобразование последовательного двоичного кода на его информационном входе в параллельный код, который возникает на выходах по окончании полного цикла этого перебора.
Изображение демультиплексора 1/8 с тремя управляющими входами х2,х!,хо, информационным входом Р и 8 выходами приведено на рис. 6,22,б. В качестве демультиплексоров чаще всего используются дешифраторы, имеющие вход разрешения Е. Для того чтобы такой дешифратор работал в режиме демультиплексора, управляющие сигналы демультиплексора подают на информационные входы дешифратора, а информационный сигнал — на вход разрешения Е.
Вопрос 6.3. На входе Е! шифратора КМ555ИВ! установлен единичный уровень сигнала. Возможно ли появление активного уровня сигнала только на одном из его выходов 1'Π— 1'2, если активный уровень сигнала подать только на один из информационных входов РΠ— Р7! Варианты ответа: 6.3.1. Невозможно. 6.3.2. Возможно, но только в единственном варианте. бЗ.З. Возможно в двух вариантах. 6.3.4. Возможно в трех вариантах.
6.7. АРИФМЕТИЧЕСКИЕ И АРИФМЕТИКО-ЛОГИЧЕСКИЕ УСТРОЙСТВА К арифметическим относят комбинационные ЦЭУ, служащие для выполнения арифметических операций сложения, вычитания и умножения многоразрядных двоичных чисел. Сумматором называют комбинационное ЦЗУ, выполняющее ариф. метическую операцию сложениядвухмногоразрядных двоичных чисел, кодовые комбинации которых присутствуют на его информационных входах. Результат сложения отображается параллельным двоичным ко дом на выходах сумматора.
Поскольку сложение двух многоразрядных чисел всегда начинается с суммирования их младших разрядов, рассмот рим простейшее ЦЭУ, выполняющее сложение двух одноразрядных чи сел и называемое п о л у с у м м а тор о м. Ранее уже отмечалось, что результат такой операции за исключением возможного переноса в соседний более старший разряд описывается булевой функцией сложения по модулю 2. Поэтому полусумматор имеет два информационных входа (х1хо), куда поступает содержимое суммируемых разрядов, а также два выхода. Первый из них Я(х1хо) представляет младший разряд результата и описывается суммой по модулю 2, а второй — Р(х1хо) обеспечивает сигнал переноса.
Таблица истинности полусумматора приведена на рнс. 6.23,а. Для построения полусумматора используем элемент М2, на выходе которого получаем Ь(х1хо) =М2(х1хо), а также элемент И, на выходе которого будет сигнал переноса Р(х1хо)=х1хо (рис.6.23,б). Изображение полусумматора на структурных схемах дано на рнс. 6.23,е. Для получения результата сложения двух многоразрядных чисел в следующем (за младшим) разряде приходится суммировать уже три одноразрядных двоичных числа, так как помимо складываемых разрядов необходимо учитывать возможный перенос из младшего разряда.
Простейшее ЦЭУ, позволяющее сложить три одноразрядных двоичных числа, называют п о л н ы м с у м м а т о р о м. Изображение полного сумматора на структурных схемах приведено на рис. 6.24,а. Подобно полусумматору он имеет два выхода Б и Р, но в отличие от него — три входа, один из которых, например, х служит для учета сигнала переноса из младшего разряда. На рис.
6.24,6 представлена таблица истинности полного сумматора, из рассмотрения столбца для Ях2х1хо) которой получаем выражение (~2 1 О) 2 (~1 О) ~2 ( 1 О) ' Сопоставляя это вь1ражение с функцией М2, приходим к выводу, что Я(х2х1х ) получится на выходе Ь' полусумматора, если на один из его входов подать 5(х1хо), а на второй — х2.
хо) 1ФО) а) б) е~ Рис.6.23, Полусумматор: а — таблица истинности, б — схема; е — условное обозначение полусумматора Рис.6.24. Полный сумма гор: и — условное обозначение полного сумматора; б — таблица истинности; в — реализация на двух полусумматорах Далее по таблице (см.рис.6.24,б) для выхода Р(х2х1хо) запишем выражение Р(.-2х .,) =л-2Р(.-,,) +х2М2(х, -„) + -,Р(.,л-,), упрощая которое, а также учитывая, что М2(л.~хо) = 5(л ~ло), оконча- тельно получаем Р(л2х~ла) — Р(х ~лО)+л25(л ~ ха). Заметим„что второе слагаемое в этом выражении представляет собой сигнал с выхода переноса полусумматора. В целом Р(л2хрхв) получится на выходе элемента ИЛИ.
на один из входов которого подается сигналпереносасвыходаполусумматораН52,анадругой — сигнал Р(л ~лф Сигналы Р(х1ло) и 5(л рхв) можно получить с выходов еще одного полусумматора ПХН на входы которого поступает содержимое разрядов лп и л, Реализация полного сумматора на двух полусумматорах и одном элементе ИЛИ показана на рис.
6.24.в. 284 ~2 Ьз цз ~'2 Ь а ЬрЬ| п1 Ьра г 1 ! 1- а) Рис.6.25. Полный 4-разрядный сумматор с последовательным переносом: а — структур- ная схема; б — условное обозначение 4-раз- рядного сумматора На основе полусумматора и нескольких полных сумматоров одноразрядных двоичных чисел строят схемы п о л н ы х с у м м а т о р о в двух многоразрядных чисел. Соединяявыходы переноса полусумматора н последующих полных сумматоров друг за другом, получаем схему многоразрядного п о л н о г о с у м м а т о р а с последовательным переносом.Вэтомсумматоре младшие разряды двух суммируемых двоичных чисел подаются на входы полусумматора, а остальные разряды — на входы соответственных полных сумматоров одноразрядных чисел. Результат сложения в параллельном двоичном коде снимается поразрядно со всех выходов Ь', а сигнал переноса в следующий более старший разряд — с выхода Р последнего полного сумматора.
В качестве примера на рис. 6.25 представлены структурная схема и изображение полного сумматора с последовательным переносом для выполнения сложения двух четырехразрядных чисел А (а а а,цр) и В (Ь Ь Ь,Ь ). Быстродействие такого сумматора ограничивается временем прохождения сигнала переноса по всем его разрядам, поэтому при большом числе разрядов оно может оказаться значительным.
Для сокращения этого времени применяют специальные схемы сумматоров с ускоренным переносом. Однако обладая повышенным бысгро/ действием, такие сумматоры требуют большего количества элементов для их реализации. "Ч Вычитание двоичных чисел обычно заменяют операцией сложения уменьшаемого с вычитаемым, записанном в одном из специальных кодов.~ Микросхемы полусум маторов после номера серии в своем условном обозначении имеют буквы ИЛ, а полных сумматоров — буквы ИМ. При этом выпускаются интегральные схемы как полных сумматоров одноразрядных чисел (например К555ИМ5, содержащая в одном корпусе два полных ТТЛШ вЂ” сумматора одноразрядных двоичных чисел), так и многоразрядные полные сумматоры (например, КМ555ИМ6 — четырехразрядный сумматор с ускоренным переносом)..
Учножителем называют арифметическое устройство длл вычисления произведения многоразрядных двоичных чисел. Операция умножения двух многоразрядных двоичных чисел чаще всего выполняется путем многократного сложения с весом поразрядно сдвинутых влево копий одного из сомножителей. В качестве указанных весовых коэффициентов, с которыми складываются соответствующие сдвинутые копии, используются биты (О или 1) другого сомножителя.
Таким образом, умножители могут быть построены на нескольких многоразрядных полных сумматорах, поэтому они также относятся к классу комбинационных ЦЭУ. Заметим, что при параллельном коде результата количество выходов умножителя должно быть не меньше суммы разрядов сомножителей, Изображая умножители на структурных схемах, их помечают буквами МР. Микро-схемы умножителей после номера серии обозначают буквами ИП (прочие цифровые устройства).
Большую группу комбинационных ЦЭУ составляют арифметико-логические устройства (АЛУ), выполняющие ряд обычных и специальных арифметических и логических операций: прибавление и вычитание единицы, сравнение двоичных чисел и формирование по его результатам некоторыл логических функций, выявление знака разности двоичных чисел, контроль соответствия суммы единиц двоичного кода четному (или нечетному) числу, преобразование кодов и т.д.
Благодаря использованию последнихдостиженийв микроэлектронике,АЛУпредставляютсобойвесьма сложные комбинационные ЦЭУ, обладающие разнообразными и богатейшими функциональными возможностями. Они составляют основу Часто используют, так называемый', д в о и ч н о - д о и о ли и т е л ь н ы й к о д, который получают из обычного двоичного кода поразрядной инверсией всех его бит и прибавлением единицы к полученному числу.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
