01_Cтруктурная_организация_микроконтроллеров_семейства_MCS51_Vved (1268617), страница 2

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 2)

Разрешение доступа к внутренней памятипрограмм. «1» – внутренняя память разрешена.Альтернативные функции:При программировании РПЗУ – Upp (12, 75 В).8-разрядный двунаправленный порт P0 с открытым стоком. Допускает нагрузку 8 входов LS TTL. Если записать все «1», то образуетсявысокоомный вход; только в этом случае порт можно использоватьдля ввода.Альтернативные функции:Мультиплексированная шина младшего байта адреса/данных придоступе к внешней памяти.Шина данных при программировании внутренней памяти программ.Вывод для подключения источника питанияВход/выходВходВход/выходВходВыходВходВходВходВходВыходВыходВыходВходВход/выходВыходВыходВходВходВход/Выход7Табл.1.2. Некоторые данные микроконтроллеров семейства MCS-51ТипПамять программ, байтВнутренняя память данных,байт128128128128256256 + 2048Линийввода/вывода32323232322480C31BH80C51BH4K ROM87C514K EPROMAT89C514K Flash/EEAT89C528K Flash/EEC8051F410 32/16 K Flash/1/2/31)При тактовой частоте 50 МГцТактоваячастота,МГц3,5  163,5  163,5  200  240  240  50Ток потребления, мА приFosc = 12 МГц20/5/0,0520/5/0,0520/5/0,0520/5/0,0425/6,5/0,112/8/0.05 1)1.2.

ЗАДАЮЩИЙ ГЕНЕРАТОР И СИНХРОНИЗАЦИЯМИКРОКОНТРОЛЛЕРАC118BQ219C2BQ1Типовая схема подключения кварцевого резонатораC1, C2 = 30 пФ  10 пФ для кварцевого резонатора40 пФ  10 пФ для пьезоэлектрического резонатораУпрощенная схема тактового генератораUccPD&На внутренний формирователь тактовых импульсовBQ1BQ28Подключение внешнего тактового генератора18ВнешнийтактовыйгенераторBQ219BQ1Машинный цикл имеет фиксированную длительность и состоит из 6 состояний S1-S6, каждый из которых, в свою очередь, состоит из двух временных интервалов, определяемыхфазами P1 и P2. Длительность фазы равна периоду тактового генератора.Машинный циклP1S1P2P1S2P2P1S3P2P1S4P2P1S5P2P1S6P21.3. ОРГАНИЗАЦИЯ ПАМЯТИFFFFFFFFВнешняяВнешняяFF20001FFF807FВнутренняя000000Память программРСФтолькопрямаяадресацияОЗУтолькокосвеннаяадресацияОЗУпрямая икосвеннаяадресацииВнутренняя память данных0000Внешняя память данных9СТРУКТУРА ОЗУ С ПРЯМОЙ И КОСВЕННОЙ АДРЕСАЦИЕЙFF0807F07F0РСФтолькопрямая адресацияПрямая икосвеннаяадресации00Банк регистровR7R6302F201F00R5Битовая областьR4Банк 2Банк 2Банк 1R3R2R1Банк 0R0Выбор текущего (активного) банка осуществляется с помощью битов RS1, RS0 регистраспециальных функций PSW, битовая структура которого представлена ниже7CY6AC5F04RS13RS02OV1F10PCY – бит переноса;AC – бит дополнительного переноса;F0 – бит (флаг) общего назначения;RS1, RS0 – биты выбора текущего банка;OV – бит переполнения при знаковых операциях;F1 – бит (флаг) общего назначения (только в семействе 80С52);P – бит паритета.10F8HF0HFFHB*F7H00000000E8HE0HEFH*ACCE8H00000000D8HD0HC8HDFHPSW*D7H00000000T2CON*RCAP2LRCAP2HTL2TH20000000000000000000000000000000000000000CFHC0HB8HB0HA8HA0H98H90H88H80HC7H*1IPBFHXXX00000*P3B7H11111111*2IEAFH0XX00000*P211111111*A7HSCONSBUF00000000*XXXXXXXX9FHP111111111*97HTCONTMODTL0TL1TH0TH100000000*0000000000000000000000000000000000000000P0SPDPLDPHPCON111111110000011100000000000000000XXX00008FH87HКарта РСФДополнительные РСФ 80C52; * – РСФ с побитовой адресацией; 1 – XX000000для 80C52; 2 – 0X000000 для 80C52Общесистемные РСФ: ACC, B, PSW, P0 – P3, SP, DPL, DPH.

Остальные РСФ используются для настройки и управления соответствующих периферийных устройств.111.4. ДОСТУП К ВНЕШНЕЙ ПАМЯТИВременные диаграммы, поясняющие доступ к внешней памяти, рассмотреть самостоятельно.121.5. ПОРТЫ ВВОДА-ВЫВОДАПорты P0-P3 двунаправленные порты, содержащие 8-разрядный регистр-защелку и допускающие побитовую адресацию.Устройство портов поясняет рисунок.Последовательно рассматриваются устройства разрядов портов P0-P3.Каждый разряд регистра-защелки – D-триггер. Данные можно записывать в регистрзащелку или считывать из нее. Кроме того, данные можно считывать непосредственно свывода порта.Как видно из рисунка, выходные каскады портов 0 и 2 переключаются на внутреннююшину данных/адреса под действием внутреннего управляющего сигнала при доступе квнешней памяти. При этом защелка P2 не изменяется, а в P0 записываются «1».Альтернативные функции порта P3 реализуются только в том случае, если соответствующие разряды регистра-защелки содержат «1».13Порты P1-P3 имеют внутренние подпитки, а порт P0 имеет выход с открытым стоком.Каждая линия может быть индивидуально использована в качестве входа или выхода.Порты P0 и P2 не могут использоваться как порты общего назначения, когда они используются при доступе к внешней памяти.

Чтобы линию порта использовать для ввода, в соответствующий разряд регистра-защелки необходимо записать «1», которая запретит выходной каскад. Порты P1-P3 имеют фиксированные внутренние подпитки. Поэтому онибудут источать ток при подаче на вход «0» (IIL = 50 мкА). С другой стороны, порт P0 – истинно двунаправленный, поскольку при конфигурировании его для ввода, он «плавает».После сброса во все регистры-защелки портов записываются «1».Выходной каскад портов P0-P3. Содержит 3 p-канальных МОП транзистора (р1-р3),подключенных к Ucc, и один n-МОП транзистор, подключенный к шине нулевого потенциала. Отметим, что n-МОП транзистор открывается «1», а . p-МОП транзистор – «0».Транзистор P1 включается на 2*1/Fosc для уменьшения времени перехода из «0» в «1»(источает ток раз в 100 больше, чем в нормальном режиме «подтяжки»).

Инвертор и P3образуют триггер, который удерживает состояние логической «1» на выходе порта, когдаP1закрывается. P3 при этом играет роль подтягивающего резистора. Для предотвращениязапирания P3 помехой служит транзистор P2, который работает в противофазе с nканальным транзистором. После исчезновения помехи транзистор P2 через инверторвновь откроет транзистор P3. Ток через P2 приблизительно в 10раз меньше тока через P3.Чтение-модификация-запись. Некоторые инструкции чтения из порта считывают данные с защелок порта, а другие – непосредственно с его выводов.

Инструкции, считывающие информацию с защелок, возможно изменяют ее, а затем переписывают ее в защелку.Такая инструкция реализует так называемый режим «чтение-модификация-запись». Нижеперечислены такие инструкции. Когда операндомИнструкцияПримерназначения является порт или бит порта, то при исполнении инструкции данные считываются с выхоANL P1,AANLдов защелок. Не очевидно, что последние три коORL P2,AORLманды относятся к рассматриваемой группе коXRL P3,AXRLманд, но это не так.

Они считывают байт , модифицируют адресуемый байт, затем записывают полуJBC P1.1,L1JBCченный новый байт обратно в регистр-защелку.CPL P3.0CPLINCINC P2DECDEC P2DJNZDJNZ P3,L1MOVMOV PX.Y,CCLRCLR PX.YSETBSETB PX.YЧтение данных с выходов защелок, а не с внешнихвыводов порта позволяет исключить возможную вряде случаев неправильную интерпретацию уровнянапряжения на выводе порта.14.

Характеристики

Список файлов лекций