Жмакин А.П. Архитектура ЭВМ (2006) (1186252), страница 27

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 27)

□ DRL— уровень привилегий дескриптора (от англ. descriptor privilege level) определяет уровень привилегий, ассоциируемый с той областью па­мяти, которую описывает дескриптор;

□ S — определяет роль дескриптора в системе: при S = 0 — системный де­скриптор, служит для обращения к таблицам LDT или шлюзам для входа в другие задачи, включая программы обслуживания прерываний. При S = 1 дескриптор обеспечивает обращение к сегментам программ или данных, включая стек;

□ А — бит обращения, устанавливается, когда проходит обращение к сег­менту. Операционная система может следить за частотой обращения к сегменту путем периодического анализа и очистки А.

Трехбитное поле тип сегмента определяет целевое использование сегмента, задавая допустимые в сегменте операции. Значение этого поля для системных дескрипторов (S = 0) безразлично. Для несистемных сегментов биты поля тип сегмента имеют следующие значения:

□ бит 3 различает сегменты кода (1) и данных (0);

□ для сегмента кода бит 2 (Conforming) отмечает при С = 1 т. н. "подчинен­ные сегменты" (см. далее), а бит 1 (Read) при R = 1 допускает чтение кода как данных с помощью префикса замены сегмента;

□ для сегмента данных бит 2 (Expand Down) определяет т. н. "расширение вниз" — для сегментов стека ED = 1, а для сегментов собственно данных ED = 0;

□ бит 1 (Write) показывает возможность записи в сегмент при W = 1. Дескрипторы хранятся в памяти и группируются в дескрипторные таблицы:

□ GDT — глобальная дескрипторная таблица;

□ IDT — дескрипторная таблица прерываний;

□ LDT — локальная дескрипторная таблица.

Причем, если GDT и IDT — общесистемные, присутствуют в системе в един­ственном экземпляре и являются общими для всех задач, то LDT может соз­даваться для каждой задачи.

Максимальный размер дескрипторной таблицы может составлю

2¹³ =8192 дескриптора(2¹³ х8 = 65 536 байтов).

Дескрипторная таблица локализуется в памяти с помощью соответствующего регистра. 48-битовые регистры GDTR и IDTR содержат 32-битовое поле ба зового адреса таблицы и 16-битный предел (размер) таблицы с байтовой гра­нулярностью.

Для локализации LDT используется 16-разрядный регистр LDTR, содержа щий только селектор сегмента, в котором размещена таблица. Таблицы LD1 хранятся как сегменты, а дескрипторы этих сегментов размещаются в GDT Селектор регистра LDTR выбирает из GDT нужный дескриптор, и атрибуть LDT становятся доступны процессору. С LDTR, как и с сегментными регист рами, ассоциируется соответствующий "теневой регистр", в который поме щается выбранный из GDT дескриптор LDT текущей задачи. При переклю­чении задачи достаточно заменить 16-разрядное содержимое LDTR, а прс цессор автоматически загрузит теневой регистр.

Доступ к памяти в любом режиме *86 возможен лишь в область, определеь ную как сегмент. Количество доступных в данный момент сегментов опреде ляется числом сегментных регистров (CS, SS, DS, ES, FS, GS). Однако защищенном режиме содержимое сегментного регистра не является базо* сегмента, а рассматривается как селектор сегмента и имеет формат, приве­денный на рис. 7.2.

Индекс определяет смещение внутри дескрипторной таблицы, которая соот­ветственно разрядности индекса может содержать 2¹³ 8-байтовых дескрип­торов. Бит TI определяет тип дескрипторной таблицы: 0 — глобальная, 1 — локальная. Поле RPL определяет запрашиваемый уровень привилегий.

Итак, селектор адресует дескриптор сегмента в одной из дескрипторных таб­лиц. Всякий раз, когда производится перезагрузка сегментного регистра (за­мена селектора), адресуемый им дескриптор извлекается из соответствующей дескрипторной таблицы и помещается в "теневой регистр" дескриптора. Все последующие обращения к этому сегменту не требуют чтения из дескрип­торной таблицы.

Логический адрес в защищенном режиме, как и в реальном, описывается па­рой RS:EA, где RS — содержимое выбранного сегментного регистра, ЕА — эффективный адрес, генерируемый программой (смещение в сегменте).

Процесс загрузки дескрипторных регистров и преобразования эффективного (логического) адреса в линейный протекает следующим образом (рис. 7.3):

1. При переходе в защищенный режим в памяти создается глобальная деск-рипторная таблица, базовый адрес которой размещается в регистре GDTR.

2. Несколько сегментов определяется в памяти, и их дескрипторы помеща­ются в GDT.

3. При запуске очередной задачи можно определить дополнительно несколь­ко сегментов и для хранения их дескрипторов создать локальную дескрип-торную таблицу, как системный сегмент, дескриптор которого хранится в GDT, а его положение в GDT определяется селектором в регистре LDTR. В теневой регистр LDTR автоматически помещается дескриптор сегмента LDT.

4. При загрузке в любой сегментный регистр нового содержимого в соответ­ствующий теневой регистр автоматически помещается новый дескриптор из GDTR или LDTR.

5. При генерации программой очередного адреса ЕА из соответствующего теневого сегментного регистра выбирается базовый адрес сегмента и складывается со значением ЕА. Полученная сумма представляет собой линейный адрес.

В приведенной выше процедуре не отражены особые случаи, которые могут возникать при различных нарушениях (ошибках) в процессе формирования линейного адреса.

Механизм сегментации можно искусственно подавить, назначив все базовые адреса сегментов равными нулю и определив длину всех сегментов в 4 Гбайт. Таким образом, в адресном пространстве определится единственный сегмент

размером 2 байтов.

Сегмент в защищенном режиме — область памяти, снабженная рядом атри­бутов: типом, размером, положением в памяти, уровнем привилегий и др. Сегмент может начинаться и кончаться, где угодно, и его размер— произ­вольный. Другой элемент памяти — страница — имеет строго фиксирован­ный размер (4 Кбайт) и положение в линейном адресном пространстве: стра­ница всегда выровнена по границе 4-килобайтовых фрагментов, т. е. 12 младших разрядов адреса страницы — всегда нули.

7.1.2. Страничная организация памяти

Наряду с сегментной организацией в микропроцессорах х$6 возможна допол­нительно страничная организация памяти. Механизм страничной организа­ции памяти может включаться (выключаться) программно путем установки (сброса) флага PG регистра CR0.

Все линейное адресное пространство делится на разделы, число которых мо­жет достигать 1024. Каждый раздел, в свою очередь, может содержать до 1024 страниц (рис. 7.4), размер которых фиксирован— 4 Кбайт, причем на­чальные адреса страниц жестко фиксированы в физическом адресном про­странстве: границы страниц совпадают с границами 4-килобайтовых блоков.

32-разрядный логический адрес, полученный на предыдущем этапе преобра­зования адреса, рассматривается состоящим из трех полей:

□ [31:22] — номер раздела (TABLE);

□ [21:12] — номер страницы в разделе (PAGE);

□ [11:0] — номер слова на странице (смещение).

Начальные адреса страниц данного раздела (вместе с атрибутами страницы) хранятся в памяти в страничной таблице, размер которой 1024 стр. х 4 бай­та = 4096 байтов.

Поскольку в задаче может быть несколько разделов и, следовательно, столько же страничных таблиц, то начальные адреса всех страничных таблиц одного сегмента хранятся в специальной таблице — каталоге раздела.

Линейный 32-разрядный адрес является исходной информацией для форми­рования 32-разрядного физического адреса (рис. 7.5) с помощью каталога раздела и страничной таблицы (СТ). Старшие 10 разрядов линейного адреса определяют номер строки каталога разделов, который локализуется содер­жимым системного регистра CR3.

Поскольку каталог разделов имеет размер 1 Кбайт х 4 байта, он занимает точно одну страницу (CR3[11:0] = 0) и содержит 4-байтовые поля, формат которых показан на рис. 7.6. Помимо базового адреса страничной таблицы, это поле хранит атрибуты страницы. Извлеченный из каталога базовый адрес страничной таблицы складывается (конкатенируется) с разрядами [21:12] ли­нейного адреса для получения адреса строки страничной таблицы, из которой, в свою очередь, извлекается базовый адрес страницы. Конкатенацией базового адреса страницы с разрядами [11:0] линейного адреса получается физический адрес.

Такая двухуровневая организация страничной таблицы позволяет значитель­но экономить память для хранения страничных таблиц. Действительно, если рассматривать разряды [31:20] линейного адреса как номер строки странич-

ной таблицы, то ее (таблицы) размер должен составлять 2 х 4 байтов, т. е. 4 Мбайт. Абсолютное большинство задач никогда не использует такого ко­личества страниц, однако, во избежание возникновения особого случая (внутреннего прерывания) необходимо поддерживать всю такую таблицу це­ликом.

При двухуровневой организации страничного преобразования (см. рис. 7.5) в памяти достаточно хранить каталог разделов и страничные таблицы только реально существующих разделов. Максимальное число разделов может дос­тигать 1024, однако во многих случаях достаточно бывает двух-трех разде­лов, а то и единственного.

Каждая четырехбайтовая строка каталога разделов и страничной таблицы содержит, помимо 20-разрядного базового адреса, атрибуты страницы, опре­деляющие ее назначение, положение в физической памяти, а также информа­цию, позволяющую аппаратно поддерживать некоторые алгоритмы замеще­ния страниц при страничных сбоях. Формат строки этих таблиц представлен на рис. 7.6.

Атрибуты страницы (СТ):

□ Р — бит присутствия, при Р = 0 страница отсутствует в оперативной памя­ти, попытка обращения к ней вызывает прерывание 14— "страничный сбой";

□ R/W — чтение/запись, если работает программа с уровнем привилегий 3 (низший), то при R/W = 0 разрешается только чтение, но не запись на страницу;

□ U/S — пользователь/супервизор, при U/S = 0 блокируется запрос с уров­нем привилегий 3; при запросе с уровнями привилегий 0, 1, 2 значения би­тов R/W, U/S игнорируются;

□ А— бит доступа, устанавливается процессором при любом обращении к странице;

□ D — признак записи на страницу.

Биты А и D используются операционной системой (ОС) для поддержки вир­туальной памяти, проверку и сброс этих битов осуществляет ОС. Кроме того, биты 9—11 могут использоваться ОС для своих целей, например, для хране­ния времени последнего обращения на страницу.

В *86 предусмотрена ассоциативная память страничных таблиц, которая называется буфером ассоциативной трансляции — TLB.

TLB представляет собой 32 ячейки АЗУ 1-го рода, поле признаков которого (теги) включают старшие 20 разрядов линейного адреса. Информационное поле ячейки включает 20 старших битов физического адреса страницы и ряд ее атрибутов. Биты D, U/S, R/W имеют тот же смысл, что в слове СТ, а бит достоверности V сбрасывается при записи в CR3 нового слова (смена катало­га). После преобразования очередного линейного адреса в физический бит V в этой ячейке устанавливается.

Наличие TLB позволяет при кэш-попадании избежать обращения к ОЗУ при преобразовании линейного адреса. При кэш-промахе микропроцессор выпол­няет процедуру формирования физического адреса по каталогу раздела и СТ. Полученный из СТ 20-разрядный базовый адрес вместе с 20-разрядным тегом заносятся в свободную ячейку TLB или занимают ячейку, в которой хранится адрес, введенный в TLB ранее других.

Характеристики

Список файлов книги