Джон Ф.Уэйкерли Проектирование цифровых устройств. Том I (2002) (1095889), страница 181
Текст из файла (страница 181)
Практическая разработка схем последовательной логики ВОПРОС СТИЛЯ Программа, приведенная в табл. 8.16, написана в стиле, представляюшем собой комбинацию потокового и струкгурного стилей в языке ЧН01,. Ее можно было бы написать полностью струкгурно, воспользовавшись, например, определениями компонентов вентилей производителя данной специал изированной ИС, гарантируя тем самым, что результат синтеза будет точно соответствовать схеме на рис. 8.45. Однако большинство средств синтеза сами способны выбрать лучшую реализацию вентилей по простым сигнальным операторам присваивания, указанным в программе. Табл.
8.17. ЧН0(.-программа для 8-разрядного синхронного счетчика с пос- ледовательным переносом типа 74х163 1гптагу 1ЕЕЕ; азв ТЕБЕ.все 1ояхс 1164.а)1; впсгсу 774х163э га р С( СЫ(, С)Л Ь, Ы) 1., рдр, ЕЕТ: г. Ято Ь0010, гп БТО ЬО01С,ЧЕСТОБ (7 сового С); О' опс БТО„ЬОО С ТЕСТОЕ (7 аовпсо 0); БСО. оас БТО 1.001С ); вас 774х16эв; агсехсвсгсгв 774тгезэ згсс от 774х163з гв соаропввс зувсввгсв11 ротс( С(.х, ьокосьа, мсськоаьп, сктелр, 0„ сктек: гп БТО ьсстс; СМТЕМО, 3: оас БТО 1,001С ), впа соароввас; згЯпа1 ЬОМОСЬК, КОСЬЕОБЬЭ. ЯТО 10010; — соппоп вгкпа1в взепат ясмтея: ято 10010„тестОБ (Б сового 0); — ввгга1 совах-впаьтз гпрпсэ Ьвяха ьвмосеа < (пос:.О ь) аас сьа : — сгвасв совхоз 1оас апс с1ваг сапсго1з МОСЬБОЮ.О <= ЬО Ь апс СЬЕ '-; ясмтея(с) < емт; — звгга1 соспс-зааь1э гасо спа ххгвс асака есс < Бсктем(3;, — ксО гв вчагта1взс со мхпа1 соспс-зпаьтз опсрсс 31: тог г хп О со 7 явпвгасз — явовгасв Скв всяка вупсэвгсз11 зсвявэ 01: зупсввгсв)1 рогг аар ( С:.Е.
БОМ(ктл, КОС(БСБЬО, ЕМР, ОЬ), БСЯТЕМ(з), БСБТРЧ(с+1), 0(О); вас явпвгатз; ваа 774х163в вгс)Н Очевидно, что легко построить счетчик ббльших или меньших размеров простым изменением нескольких определений в этой программе. Удобно воспользоваться также оператором депе г1 с языка УН()1., чтобы задавать число разрядов в счетчике путем изменения всего лишь одной строки в тексте программы (см. задачу 8.53). 8.6.
Регистры сдвига 826 8.5. Регистры сдвига 8.5.1. Структура регистра сдвига р гнстр сдвига (ль(у) «еа1лге«) -- ли| и-разряди|ай регистр, содержимое котороп| можно сдвигать на один разряд на каждом такте. На рис, 8.46 показана структура регистра сдвига с последовал|гльным вводам (леша1 1иРиг) и последовательным выводам (ле«(а1 аи|Ри|). Последовательный входной сигнал ЯЕЙ1й — это новь,й бит, который «вдвигается» с одного конца на данном такте. Этот бит пояышется на последовательном выходе ЯЕЯО(1Т спустя п тактов и теряется на следующем так те.
Таким образом, п-разрядный регистр с последовательным вводом и последовательным выводом можно использовать для задержки сигнала на п тактов. У регистра сдвига с последовательным вводам и параллельным выпадам (гена1-16 ра«аие1-оиг лЩ1 «ея1«ге«), приведенного на рис. 8.47, имеются выходы для всех хранимых в нем битов, благодаря чему они доступны для другю| схем. Таким регистром можно воспользоваться лля выполнения преобразава нич последовательного кода в параллельный (ле«1а!-го-ра«аПе1 санте«л1аи), как это будет объяснено в данном параграфе позднее. вен|и сьсск вен|и СЬОСК 20 вен00Т Рис.
8.46. Структура регистра сдви- га с последовательным вводом и пос- ледовательным выводом Рис. 8.4«. СтрУктура регистра сдвига с последовательным вво- дом и параллельным выводом Можно поступить и наоборот, построив регистр сдвига с пара иельнььм владам и последовательным выводам (ра«а11е1-1п, лепа1-ош л)|1)т «еейге«). На рис. 8.48 представлена общая структура такого устройства. В зависимости от значения сигнала на управляющем входе ЕОАО/ЯН! ЕТ(этот сигнал можно было бы назвать также ЖОАО или ЯН|«Т Е) на каждом такте происходит либо загрузка новых данных с входов 1О-НО, либо сдвиг уже имеющегося содержимого регисгра, В схеме этого устройства на О- входе каждого трипера стоит 2-входовой мультиплексор, позволяющий выбирать тот или иной сигнал.
С помощью регистра сдвига с параллельным вводом и последовательным выводом можно осуществить иРеабРазаеание параллельного нада в после донательный (ра«а1!е1-га-ле«(а( сат е«л(аи), о чем также пойдет речь позднее« 826 Глава 8. Практическая разработка схем последовательной логики СЬОСК ьОАО!вн~ят вен!н аеяонт Рис. 8.48. Структура регистра сдвига с параллельным вводом и последовательным выводом Если регистр сдвига с параллельным вводом снабдить выводами для всех сохраняемых в нем битов„то получится показанный на рис.
8.49 регистр сдвига с параллельным вводом и параллельным выводом (раса!!е!-уп, рата!)е1-ои! л!иУ! ген!лгвг), В обшем случае такого устройства достаточно для любых применений из числа упомянутых выше. СЬОСК ЬОАСЗН!ГТ зев!н 1О Рис. 8.49. Структура регистра сдвига с параллельным вводом и параллель. НЫМ ВЫВОДОМ 8.5. Регистры сдвига 827 8.5.2.
Регистры сдвига в ИС средней степени интеграции Иа рис. 8.50 приведены условные обозначения трех популярных 8-разрядных регистров сдвига, выполненных в виде ИС средней степени интеграции. ИС 74х! 64 — это устройство с последовательным вводом и параллельным выводом, у которого имеется также асинхронный вход сброса СЕВ Е У этого регистра два последовательных входа, обьединяемые внутри ИС по правилу логического И Другими словами, для записи единицы в первый разряд регистра необходимо, чтобы единичные значения были у обоих входных сигналов ЗЕВА и ЯЕЯВ.
(с) ськ ськьчн к дзугим триггерам (а) мы ее 74П Е4 т»х194 Рис. 8.50. Традиционные условные обозначения регистров сдвига, выполненных в виде ИС средней степени интеграции: (а) 8-разрядный регистр сдвига с последовательным вводом и параллельным выводом 74х164; (Щ 8-разРядный регистр сдвига с параллельным вводом и последовательным выводом 74х166; (с) эквивалентная схема входной цепи для тактового сигнала в ИС 74х166; (О) универсальный регистр сдвига 74х194 У регистра сдвига с параллельным вводом и последовательным выводом 74х!бб также есть асинхронный вход сброса. Сдвиг в этом устройстве происходит в том случае, когда входной сигнал ЗН/Ш равен 1; в противном случае загружаются новые данные. В ИС '166 необычной является схема обработки тактового сигнала, который называют в этом случае «стробируемым тактовым сигналом» (см.
также раздел 8.8.2); имеются два тактовых входа, подключенных к триггерам внутри ИС так, как показано на рис. 8.50(с). Создатели ИС '166 имели в виду, что на вход СЕК будет поступать сигнал от источника тактового сигнала, работающего в непрерывном режиме, а на вход СЕК1МН будет подаваться сигнал запрета СЕК, чтобы в пределах отрезка времени, пока действует сигнал С1 К(ЙН.
не ппоисхолилн ии слвиг. ни загптзкя 828 Глава 8. Практическая разработка схем последовательной логики Табл. 8. 18. Функциональное описание 4-разрядного уни вер сального реги стра сдвига 74«194 ОА«ОВ«ОС«00« 81 30 ОС ОО ОВ ОС О0 (.йч С 0 ОА ОВ !<!!И ОА ОВ ОС А В 0 0 0 1 1 0 ! 1 Хранение Сдвиг вправо Сдвиг влево Загрузка Заметьте, что «левый вход» Н!Ч (!ей-щ) ИС '194 принципиально размещается на гликросхеме «справа», поскольку он служит лля последовательного ввода при сдвиге влево. Аналогично, вход йй<! используется для последовательного ввода при сдвиге вправо. ИС '194 иногда называют универсальным регистром сдвига, так как его можно заставить вести себя как любой из регистров сдвига менее общего типа, которые мы рассматривали до сих пор (например, как однонаправленный регистр сдвига, как регистр сдвига с последовательным вводом и параллельным выводом или как регистр сдвига с параллельным вводом и последовательным выводом).
По- стРа сохранялось. Но для того, чтобы схема работала именно так, сигнал С~КОЧН должен изменяться только в те моменты времени, когда ССК равен 1; в противном случае на тактовых входах триггеров внутри ИС будут возникать нежелательные перепады сигнала. Значительно безопаснее реализовать функцию «удержания» с помощью устройств, к рассмотрению которых мы теперь переходим.
ИС 74х 794 представляет собой 4-разрядный двунаправленный регистр сдвига с параллельным вводом и параллельным выводом. Его принципиальная схема приведена на рис. 8.51. Регистры сдвига, с которыми мы познакомились до сих пор, на зывают однонаправленными регистрами сдвига (ип!с(!тес!!опа! «!<В! г«8!«гегг), поскольку сдвиг в них может происходить только в одном направлении. ИС '194 является двунаправленным рвгисгвром сдвига (д!<7!гвсг!опа! «)<!у! ге8!<мвг), так как его содержимое можно сдвигать в ту или другую сторону, в зависимости от значения управляющего входного сигнала.
Про эти два направления говорят «сдвиг влево» и «сдвиг вправо», хотя графическое изображение принципиальной схемы и условное обозначение не обязательно соответствуют этим пространственным представлениям. Под сдвигам влево (7ву!), применительно к ИС '194, понгьмают «сдвиг в направлении от О0 к ОА», а под сдвигом вправо (г!8)<!) — «сдвиг в направлении от ОА к 00»п В нашем случае принципиальная схема и условное обозначение согласуются с этими названиями, если повернуть их на 90' по часовой стрелке. Табл. 8.18 представляет собой функциональное описание ИС 74х194 в сжатом виде: в ней отсутствуют столбцы, соответствующие бал ыпинству входов (А-0, 8!И, ~й<!) и текущему состоянию (С!А-О0). Но поскольку каждое следующее состояние представлено в виде функции этих неявных переменных, этой таблицей полностью определено поведение ИС '194 для всех 2 <э возможных комбинаций текущего состояния и значений входных сигналов без необходимости записи 4096 строк! 8.5.
Регистры сдвига 829 сгя Рис.8.61. Принципиальная схема 4-разрядного универсального регистрасдвига 74х194 с цоколевкой для стандартного О! Р-корпуса с я 6 выводами этому во многих примерах в дальнейшем фигурирует ИС '! 94, включенная таким образом, что используется подмножество функций из числа тех, которые способна выполнять эта микросхема. 830 Глава 8. Практическая разработка схем последовательной логики ИС 74х299 является 8 разрядным универсальным регистром сдвига, раз м ещенным в корпусе с 20 выводами; ее условное обозначение и принципиальная схема приведены парис. 852 и 853. Как видно нз табл. 8.! 9, по выполняемым функциям и по функциональному опнсанюо зта микросхема похожа на ИС '194.
Чтобы сэкономить на числе выводов, в ИС '299 в качестве входов и выходов используются одни и те же сигнальные линии с тремя состояниями. При загрузке 181 80 = 11) буферы с тремя состояниями заперты и записываемые данные поступают через выводы А14А-Н12Н. В других случаях при подаче сигналов на входы 01 С и 02 1 запомненные биты выводятся на те же самые контакты.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
