Калабеков Б.А. Микропроцессоры и их применение в системах передачи и обработки сигналов (1988) (1092085), страница 48
Текст из файла (страница 48)
В каждом из участков последняя МК в поле УА,...УА МК БМУ предусматривает переход вида )Ж (в нулевую строку) с номером колонки, равным ! 5. При этом из БМУ выдается сигнал СРП, принимаемый в БПП. Если в БПП к этому моменту не поступали сигналы запроса прерывания ЗП, то РАМК БМУ загружается со входа К, К„адресом первой микрокоманды следующего участка микропрограммы. Этот адрес подается на входы К;...К, БМУ с шины адреса ОУ. Очевидно, к соответствующему моменту времени в РА ОУ должен быть из соответствующего регистра общего назначения передан ддрес этой МК, а содержимое регистра общего назначения ОУ увеличивается на единицу и в нем подготавливается адрес первой МК очередного участка микропрограммы.
При наличии запроса прерывания БПП устанавливает на выходе ПР уровень лог. 0; этим сигиалом в БМУ закрывается буфер ВБ,, происходит обращение к ячейке ПЗУ с адресом (31, 15), откуда считывается первая МК прерывающей программы. В процессе выполнения прерывающей микропрограммы в регистре ОУ должен быть восстановлен (путем вычитания единицы из содержимого регистра) адрес первой МК участка микропрограммы, переход к которому ие произошел из-за выполнения прерывания.
Последняя МК прерывающей микропрограммы должна осуществлять переход к ячейке с адресом (0,15), а к этому моменту на входе К,...К„БМУ должен быть выставлен адрес первой МК очередного участка прерванной микропрограммы. Может быть использован иной способ адресации первой МК участков микропрограммы, не предусматривающий использование регистра ОУ. Адресами этих микрокомаид могут быть выбраны (0,0), (О, 1),.... т.
е, адреса ячеек в нулевой строке, исключая адрес (0,15) (указанные ячейки не обязательно должны находиться в нулевой строке, выбор строки может быть произвольным). В процессе исполнения МК каждого участка микропрограммы в РК БМУ запоминается номер колонки ячейки, содержащей первую МК очередного участка микропрограммы. При этом считываемая по адресу (0,15) микрокомаида в поле УА,...УА, должна предусматривать переход по содержимому РК ()РК). Прием в РК БМУ соответствующего номера колонки может быть произведен по схеме, приведенной иа рис. 5.49.
Здесь в БМУ выход адреса колонки МА,...МАэ заведен ко входам К,... Кх и ко входам Кз... К,. Если адрес колонки текущей МК совпадает с адресом колонки первой МК очередного участка микропрограммы, то выполняется переход по разрядам команды К„...К, ()РХ), при котором в РК осуществляется прием информации со входов К,...К, и, таким образом, в этом регистре запоминается требуемый адрес колонки.
Структурная схема БПП. Как было показано выше, БПП используется в микропроцессорных устройствах, в которых по сигналам от внешних устройств необходимо прервать выполнение текущей программы и перейти к выполнению специальной, так называемой прерывающей программы этого внешнего устройства. При этом прерывающая 273 программа может быть а свою очередь прервана другой прерывающей программой по сигналу запроса прерывания ЗП от некоторого другого внешнего устройства. Программа каждого источника ЗП снабжается уровнем приоритета. При этом прерывание происходит лищь в случае, если уровень приоритета программы, пославшей сигнал ЗП, выше уровня приоритета текущей программы. Структурная схема БПП приведена на рис. 5.50.
Блок обеспечивает прием сигналов ЗП от восьми источников с восемью уровнями приоритета. Запросы прерывания запоминаются в регистре РЗП, причем если одновременно поступает несколько сигналов ЗП, записывается тот из запросов прерывания, уровень приоритета которого выше. Номер запроса на выходе шифратора С0 представляется трехразрядным двоичным кодом. В регистре текущего состояния (РТС) хранится в двоичной форме уровень приоритета текущей программы.
Компаратор СМР производит сравнение уровней приоритета. Если уровень приоритета запроса выше, то при поступлении из БМУ сигнала строб разрешения прерывания СРП триггер прерывания ТП устанавливается в состояние лог. 1 и с инверсного выхода этого триггера на выход ПР подается уровень лог. О. Этот сигнал с выхода ПР поступает на вход триггера запрета прерывания (ТЗП), устанавливая его в состояние, при котором кратковременно блокируется режим приема запросов в РЗП. Выход ПР можно внешней цепью скоммутировать на вход разрешения счипеивания кода прерывания РСЧ. При этом на выходы кода прерывания КП поступит двоичный номер запроса, который может быть использован для определения адреса прерывающей программы.
В микропроцессорном устройстве, построенном с использованием микропроцессора КР580ИК80, эта образующаяся на выходе БПП кодо- Рнс. 5.48. Вариант вклюаеннк БПП Рис. о.49. Прием в РК БМУ адреса колонки 274 и ы !5 14 17 тв кд гд гт ,гг Я4 г у 4 гз и„„ г4 1г~ Ркс. 5.50. Структурная схема БПП К589ИК!4 вая комбинация вписывается в разряды ААА команды прерывания РБТ (код этой команды 11ААА111) и определяет в оперативной памяти адрес прерывающей программы О...ОАААООО. Вход разрешения группы прерываний РГ и выход разрешения группы прерываний РГП позволяют, объединив несколько БПП, построить систему приоритетного прерывания на число входов ЗП, большее восьми.
СОПРЯЖЕНИЕ МИКРОПРОЦЕССОРА С ОПЕРАТИВНОИ ПАМЯТЬЮ На рис. 5.51 показаны схема сопряжения микропроцессора с оперативной памятью с помощью регистра, в качестве которого использован многорежимный буферный регистр МБР, и временнйя диаграмма процессов. В момент 1, завершается выполнение операции в АЛУ ЦПЭ и происходит прием результатов операции в регистры ОУ. С этого же момента могут осуществляться выдача содержимого регистра адреса РА ОУ на шину адреса и прием адреса в ОЗУ. Рассмотрим микропроцессорное устройство с конвейерным регистром.
При чтении на вход ВК ОЗУ подается активный уровень лог. О, на вход Чт/Зп — высокий уровень лог. 1, соответствующий операции чтения. Выдаваемая из ОЗУ информация в интервале времени 1,...1, 275 Вг б даыода кпидгйгдибги дггигтри ! а! 4 С ит/ри ~3~.:,:: ~.)С вЂ” «*х.ю Л нем ~ ' С с 5 Рис. З.зц Сопряжение микропроцессора с оперативной памятью: а) схема; б) времемаые диаграммы процессов принимается в МБР 1; далее в интервале Са...С4 МБР 1 переводится в режим хранения, продолжая поддерживать на выходе ранее считанную из ОЗУ информацию. Данные с выхода МБР ! могут поступать на вход М ОУи на входы К,...К, БМУ и принимать участие в операциях, проводимых в этих блоках в следующем тактовом периоде.
Для установки ОЗУ в режим записи на вход Чт/Зп подается уровень лог. О. Содержимое аккумулятора АС ОУ выдается иа шину данных и далее через МБР 2 поступает на вход Д ОЗУ. С момента Са МБР 2 переходит в режим хранения, продолжая в интервале времени Рв...С4 выдавать на выход ранее принятую информацию. 2?6 МИКРОПРОЦЕССОРНЫЕ УСТРОЛСТВА НА ОСНОВЕ МПК СЕРИИ КР1804 6.1. СОСТАВ МИКРОПРОЦЕССОРНОГО КОМПЛЕКТА Входяшие в микропроцессорный комплект типы микросхем представ- лены в табл. 6.!.
Таблица б.г Параметры анм кси кс и сйх Си тни ммкрс. саемы 8' *с к "а Назначение микрсскемы к а йн а 95 1250 7 545 100 Мгц 650 95 650 КР РЗ04ВС! КР1804ВР1 КР1804ИР! КР1804ВУ! Микропроцессорная секция Схема ускоренного переноса Параллельныа регистр Схема управления адресом микро. команды Схема управления адресом микро- команды Схема управления следуюпснм адре- сом 40 16 16 28 95 650 35 575 КР1804 ВУ2 КР 1804 ВУЗ 16 Микропроцессорный комплект (МПК) позволяет строить быстродействую!дне микропроцессорные устройства с разрядно-модульной организацией, предназначенные для использования в системах обработки сигналов. На МПК серии КР!804 построена выпускаемая промышленностью серийная мини-ЭВМ типа СМ-1420.
6.2. ПОСТРОЕНИЕ ОПЕРАЦИОННОГО УСТРОЙСТВА МИКРОПР016ЕССОРНАЯ СЕКЦИЯ КР1804ВС1 277 Микропроцессорная секция (МПС) представляет собой 4-разрядную секцию, в которой возможны хранение и обработка 4-разрядных данных. Объединением и МПС можно построить 4 и -разрядное операционное устройство. На рис. 6.1 показана структурная схема МПС. В ней узлы микросхемы сгруппированы в четыре блока.
Рассмотрим их построение и функционирование. Блок внутренней памяти(БВП). В блоке имеется регистровое запоминающее устройство (РЗУ), содержащее 1б 4-разрядных регистров, Адреса регистров представляются 4-разрядными кодовыми комбинациямн 0000...1111. РЗУ имеет два адресных входа А,...А, и В,...В,, на которые информация поступает из микрокоманды: Я Ф, . / В, В $ А, Л вЂ” К адресным входам МПС Задавая в полях микрокоманды адреса А,...А, и В,...В„можно одновременно производить чтение и выдачу на выходы А и В РЗУ содержимого любой пары регистров (при совпадении адресов А,...А„ и В,...В, на оба выхода А и В РЗУ передается содержимое одного и того же регистра).
Выданное на выходы А и В содержимое регистров РЗУ принимается соответственно в регистры РгА и РгВ. Далее зти регистры служат источниками операндов, над которыми выполняются операции. Запись в РЗУ в каждом тактовом периоде может производиться лишь в один из регистров, адрес которого задается шиной В,...В . Записываемые в РЗУ данные поступают иа вход РЗУ с выхода арифметическо-логического устройства (АЛУ) через узел сдвигателя данных АЛУ (СДА).
Данные через СДА могут передаваться без сдвига либо со сдвигом на один разряд влево или вправо. Таким образом, за один так- а!" Се !т 20 !а аа н ав З4 ад аг 32 Рис. о.!. Структурная схема микроироцессориоа секции КР!604ВС! 278 ! ,г, атенае аэ РЗЧ 279 товый период из РЗУ мог жет быть выдано содержимое двух регистров, над ними в АЛУ выполнена ™ ,'ее )а, некоторая операция и по- ',Заааеа а РЗУ лученный ВАЛУ результат операции сдвинут вправо либо влево и записан в Рис 6.2.
Ипемеамам лнагРамма чтеннЯ и заамрегистр РЗУ. Выводы Рй, и РР, в зависимости от направления сдвига служат входом нли выходом, через которые производятся запись значения в освобождающийся при сдвиге разряд и выдача содержимого выдвигаемого разряда. Чтение из регистров РЗУ, адресуемых шинами А,...А, и В,...В„, происходит при высоком уровне тактового сигнала Т (иа рис. 6.2 временной интервал ~,..ле).
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
