Калабеков Б.А. Микропроцессоры и их применение в системах передачи и обработки сигналов (1988) (1092085), страница 12
Текст из файла (страница 12)
ция, слово Х разряд Микросхема К155РЕЗ К500РЕ149 К541 РТ! КР556РТ4 КР556РТ5 КР565РТ! 256 (32Х8) 1024 (256Х4) 1024 (256Х4) 1024 (256Х4) 4096 (512Х8) 4096 (1024Х4) 5 — 5,2 5 5 5 — 12; 5; — 5 16 16 ГО 16 24 22 50 35 80 70 70 300 постыл, набором питающих напряжений, типом корпуса (числом выводов). Микросхемы ППЗУ дополнительно характеризуются временем хранения записанной в них информации (по истечении которого хранящаяся в ячейках информация может самопроизвольно измениться), допустимым количеством циклов перезаписи (после чего микросхема считается негодной для использования). Перечень и основные характеристики разных типов ЗУ, рекоменду. емых для широкого использования, приведены в табл. 2.! — 2.3: табл.
2.! — ОЗУ, табл. 2.2 — ПЗУ с однократным электрическим программированием, табл. 2.3 — ППЗУ. Таблица 2.3 о и о ч с. и Информационна» емкость, бнт !организация. слово Х разряд) о щй с яо щй Потреблнтмз» мощность. мВт з Наоряженне источникон В Микросхема 350; 200 350; 200 120, 50 120; 50 24 24 24 24 — 9: 5 — 9. 5 — 12; 5 — 12; 5 10' 10' 104 104 К505РР4А К505РР4 КР558РР11 КР558РР! 1200 1200 5000 5000 3000 3000 3000 3000 512 (256Х2) 1024 (512Х2) 1024 (256Х4) 2048 (256Х4) 850; 225; 75 850; 225; 75 850; 225; 75 225 225 225 12,— 5;5 12,— 5;5 12; — 5; 5 5 5 5 К573РФ! К57ЗРФ11 К573РФ13 К573РФ2 К573РФ21 К573РФ23 450 450 450 900 900 900 15 000 15 000 15 000 10 000 10 000 10 000 !О !О 10 10 1О 10 8192 (1024Х8) 4096 (5! 2Х8) 4096 (1024Х4) 16 384 (2048Х8) 8192 (!024Х8) 8!92 (2048Х4) 550 730 400 650 950 Рс,.
3: 1О; 0,5 Рднн'. !30; 1; 95 ПЗУ с многократным электрическим перепраграммированием ПЗУ с ультрафиолетовым стиранием и электрической записью 24 24 24 24 24 24 24 2.3. ОПЕРАТИВНЫЕ ЗАПОМИНАЮШИЕ УСТРОЙСТВА На рис. 2.! приведена типичная структура микросхемы ОЗУ. Информация хранится в накопителе. Он представляет собои матрицу, составленную из элементов памяти (ЭП), расположенных вдоль строк и столбцов. Элемент памяти может хранить ! бит информации (лог. О либо лог. !). Кроме того, ои снабжен управляющими цепями для установки элемента в любой из трех режимов: режим хранения, в котором он отключается от входа и выхода микросхемы; режим чтения, в котором содержащаяся в ЭП информация выдается на выход микросхе'мы; режим записи, в котором в ЭП записывается новая поступающая со входа микросхемы информация.
Каждому ЭП приписан номер, называемый адресом элемента. Лли поиска требуемого ЭП указываются строка и столбец, соответствующие положению ЭП в накопителе. Адрес ЭП в виде двоичного числа принимается по шине адреса в регистр адреса. Число разрядов адреса связано с емкостью накопителя. Число строк и столбцов накопителя выбираются равными целой степени двух.
И если число строк А(„„„ = 2" и число столбцов М„,„с= 2"-, то общее число ЭП (емкость накопителя) М = М т А(с,„, — 2л, . 2лю — 2а,~-», — 2а где и = л, + л, — число разрядов адреса, принимаемого в регистр адреса. Вам Рис. 2.1. Структура микросхемы ОЗУ вз , аг ддд Например, при емкости Ф =- 2га = ад~левш ! ады ашнад = ! 024 число разрядов адреса и -- !0; ! при этом выбирается и, = и = и!2:— РЗ =- 5, в этом случае число строк и да 'д число столбцов накопителя равно 2л, — 2л, 32 Разряды регистра адреса делятся Рис. 2.2.
условное обозначение на две группы: одна группа в и, размииросхеыы ОЗУ рядов определяет двоичный номер строки, в которой в накопителе расположен ЭП, другая группа в и, разрядов определяет двоичный номер столбца, в котором расположен выбираемый ЭП.
Каждая группа разрядов адреса подается на соответствующий дешифратор: дешифратор строк и дешифратор столбцов. При этом каждый из дешифраторов создает на одной из своих выходных цепей уровень лог. ! (на остальных выходах дешифратора устанавливается уровень лог. 0); выбранный ЭП оказывается под воздействием уровня лог, ! одновременно по цепям строки и столбца. При чтении содержимое ЭП выдается на усилитель чтения и с него на выходной триггер и выход микросхемы.
Режим записи устанавливается подачей сигнала на вход разрешения записи (РЗ). При уровне лог. 0 на входе РЗ открывается усилитель записи и бит информации со входа данных поступает в выбранный ЭП и запоминается в нем. Указанные процессы происходят в том случае, если на входе выбора кристалла (ВК) действует активный уровень лог. О.
При уровне лог. ! на этом входе на всех выходах дешифратора устанавливается уровень лог. 0 и ЗУ оказывается в режиме хранения. На рис. 2.2 показано условное графическое обснначение микросхемы ОЗУ. Рассмотрим последовательность подачи сигналов в режимах чтения и записи. На рис.
2.3, а представлена временная диаграмма сиг- влад доносил Шина адреса шона адреса ан ааад данном рз санд г а) Еа — аЧ Ье — ал смда д) Санда Рис. 2.3. Временные анаграммы сигналов: «) а реноме лтеана: а) а реноме ааннен змиод доняаое 4 5 2 1 сход дояиых 4 Ю 2 1 Ряс. 2.4. Схема яаращяааяяя ра р я аа ядяасти ячеек ЗУ й 1 относительно и еделенной задержкой палов в р " "и" ч"н"я""р'д В. „."..;,...,...
и сигнала в цепь .,свя П) на М омента подачи адреса и чения выходных цепей выбранного е деши фрации адреса и включ кает содержимое вы ра б анного ЭП. В режим чивыходе микросхемы возник ены славия, которые исключ- имого мсек, в кото ы не п о ( . 2.3, б) должны быть облюдены ус, ч ли бы нарушение содержимого ячеек, Ращение Это обеспечив ается тем, что сигна еса, РЗ ьно момента подач ет д д овпаыж игнал цепи К. р РЗ, может произойти запись в даче игнала РЗ, „~ю в "нф"Рмациеи Р " на ад есных в и тем 1"1нкр " "' ОЗУ д пу нар наращешш1тш разрядност в них слов) и наращивани я числа ячеек и, з Р ые можно хранить в памяти). оответств ующее у число микросхем в определенном соединении, можно построить память с тр зацией.
ивания разрядности яч р еек, ис. 2.4). с о ин и тот же адрес. а. На все микросхемы подастся микросхемой выдается р я оп еделенный разряд ч о по аз ядно заноси осится в ЭП отдельных мик оПри записи входное слов р р 1 йг ли мик осхемы имеют т организацию Ж Х схем. Таким образом, ес р , то ля блока памяти с организацией М Х ,л Ж одноразрядны ячеек), д ик оячеек с разрядностью ка д ж ой из них, рав й схем. ема на ащивания числа р р а и аз ядности яче- На рис. 2.5 показана схема н р а ек. Блок памяти состоит т из микросхем, образующ хеме наращивания р р аз ядки (ряды), каждая из которы р х х ст оится по сх 3 зак. 430 ности (рис. 2А).
Разряды адреса блока памяти в этом случае делятся на две группы А, и А,. Группа разрядов А, определяет номер линейки, группа разрядов А, — номер ячейки в выбранной линейке. Выбор линейки осуществляется с помощью дешифратора, на вход которого подается А,, а каждый из выходов подключен к входу ВК определенной линейки. Таким образом, в зависимости от кодовой комбинации, содержащейся в А „иа соответствующем выходе дешифратора появляется уровень лог.
О, который обеспечивает выбор определенной линейки микросхем. На входы ВК остальных линеек с выходов дешифратора поступает уровень лог. 1, и микросхемы этих линеек устанавливаются в режим хранения, в котором они не реагируют на адресную группу А,. Рассмотрим пример наращивания емкости блока памяти. Пусть на микросхемах с организацией 1024 х 1 необходимо построить блок памяти, имеющий организацию4096 х 8, т. е, блок памяти на 4096 8-разрядных ячеек. Наращивание разрядности потребует в каждой линейке схемы на рис.
2.5 использовать 8 микросхем; для увеличения числа ячеек с 1024 до 4096 (в 4 раза) необходимо предусмотреть 4 линейки микросхем. Таким образом, общее число требуемых микросхем 8х4= = 32. Адрес, по которому в таком блоке памяти будет производиться обращение, формируется следующим образом. Для выбора линейки в адресе потребуется двухразрядная группа А„ каждой из четырех кодовых комбинаций этой группы (00, 01, !О, !!) будет соответствовать определенная линейка в блоке памяти.
Выбор ячейки в линейке микросхем потребует наличия в адресе 10-разрядиой группы А, (число комбинаций !О-разрядной группы 2га = 1024 равно числу ЭП в микросхеме). Таким образом, адрес рассматриваемого блока памяти должен иметь 12 разрядов. еогкад данных анод данных пя лонеоко ххокдоехем 2-я коленка момроенехх ах Рис. 2.5. Схема иарашиааиия числа и раарядиости ячеек ЗУ 66 В каждом столбце матрицы микросхем на рис. 2.5 выходы всех микросхем объединяются в цепь соответствующего разряда выхода данных блока, все входы данных — в цепь соответствующего разряда входа данных блока памяти.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
