Й.Янсен Курс цифровой электроники. Том 3. Сложные ИС для устройств передачи данных (1987) (1092083), страница 6
Текст из файла (страница 6)
На рис.1.21 показано,как такие компараторы используются при анализе слов с большей длиной. В каскадном варианте входы А=В, А)В и А~В и выходы компараторов соединяются между собой, как показано на рис. 1.21. Для наименее значимого (младшего) компаратора входы А)В и А«.В заземляются, а вход А=В переводится в состояние «1». Компараторы широко применяются в цифровой технике. В качестве иллюстрации укажем на один из примеров. При тестировании программ вычислений нам часто требуется останавливать ЭВМ на каком-либо адресе ЗУ для проведения контроля. Этот режим обеспечивается с помощью компаратора, который в процессе вычислений сравнивает биты обрабатываемых адресов с битами стоп-адреса, которые вводятся с помощью переключателей с пульта управления ЭВМ. Другими словами, мы постоянно сравниваем двоичные величины состояний, в которых находятся переключатели на пульте, с изменяющимися битами адресов программы вычислений.
При совпадении (равенстве) всех битов из двух сравниваемых адресов на пульте ЭВМ появляется сигнал, который переводит ЭВМ в режим ожидания. Таким же образом можно войти в режим останова, сравнивая биты данных с содержанием адреса, набранного с помощью переключателей на панели управления. $.11. Схемы сложения — полные сумматоры В предыдущих разделах мы уже познакомилнсь с полу- сумматором, т. е.
схемой ИСКЛЮЧАЮЩЕЕ ИЛИ, которая определяет логическую сумму двух входных переменных, но не образует на выходе сигнал переноса. В полном сумматоре сумма передается на выход для последующей арифметической обработки. В ТТЛ-семействе имеется схема полного сумматора 741 518З, представленная на рис. 1.22. Формирование сигнала переноса происходит в верхней части этой схемы. Из таблицы истинности следует, что С„+~=1, если С„и В, С, и А или В и С попарно находятся и состоянии «1», т. е..
по крайней мере два входных сигнала должны быть равны 1. Можно показать, что если по крайней мере два входа находятся в состоянии «О», то С„+,=О. Сумма Х равна 1 для комбинаций входных переменных 001, 010, 100 и 111. Сумма Х равна О, если два входа находятся в состоянии «1» или все три входа находятся в состоянии «0».
Как видно из схемы, для выделения этих комбинаций требуются четыре схемы И. Лосикеские елемеити и ик ирииеиемие е сломками скемик 4! Вхсби ор НН) — 1Н) Ю1б1 о щ ся сс се«ехс яусх=сслсся лемех Рис. 1.22. Полный сумматор кз микросхемы 741.5183. а — схеме; б — размвмввва в коротов; е — 4~увкцвовакьаае табввца, Глава 1 1.12. Практическая схема сумматора Рассмотрим работу сумматора, который вычисляет сумму двух четырехразрядных чисел, формируемых двумя группами переключателей А и В.
Для упрощения используем метод последовательного сложения, при котором разряды обоих слагаемых вводятся в полный сумматор последовательно (один за другим). При этом нзм потребуется всего лишь один полный сумматор в отличке от метода параллельного суммирования„ когда число сумматоров равно числу разрядов слагаемых. Последовательный сумматор работает следующим образом. Допустим, что мы суммируем два 4-разрядных числа А и В, например А=10 и В=14. При этом выполняются следующие Операции: мемель Фемееу с,, д в т, т~ тв сумма Псреиее Для сложения, например, двух байтов следует перейти к каскадному варианту включения нескольких сумматоров. Проще всего это можно сделать, соединяя выход С„+, предыдущего сумматора с входом С„последующего, Из-за последовательного выполнения операции переноса суммирование по этому методу приводит к значительной задержке во времени. Вместо последовательного переноса с помощью дополнительной логической схемы можно одновременно реализовать перенос для группы из четырех разрядов, что позволяет уменьшить время задержки в 4 раза.
Следует отметить, что разработаны программируемые арифметико-логические устройства (АЛУ) и функциональные генераторы, которые путем подачи управляющих сигналов можно запрограммировать на реализацию той операции, которую требуется выполнить в данный момент. Такой схемой является микросхема АЛУ типа 745181 с двумя 4-разрядными входами данных, с которой можно соединить микросхему формирователя ускоренного переноса тина 748182, уменьшающую задержку при переносе до минимума.
Микросхему 745181 можно использовать не только для арифметической обработки данных, но и для реализации логических функций, таких, как И, ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ, а также для пересылки данных без их изменения. Из схем такого типа в сочетании со схемой управления (контроллером) или ПЗУ можно построить счетно-решающее устройство ЭВМ. Логические алементы и их ирименение е еложнык екемах 43 Начиная последовательное сложение, мы вводим в сумматор крайние правые разряды чисел А н В в момент Те Оба этих младших бита равны О. В результате на выходе сумматора появится сумма, равная О, которую мы помещаем в ячейку регистра сдвига, соответствующую его старшему разряду ВЗ А В 0 0 0 С 3 = 0 Сумма ОЗ О2 О! Оо 0 ОУ 0 Величина С,+! будет помещена в регистр переноса, который состоит из одного триггера.
С„+! необходимо запомнить, так как перенос потребуется нам при сложении последующих битов. В момент времени Т! мы вводим в сумматор следующую (вторую справа) пару разрядов вместе с С . С =0 А = ! н =! + й0меат = 0 гтз оз о! оо О 0 ои ! С. =! А =0 н Сдмми = 0 Ст!'= ! ОЗ О2 О! Оо о о о оч ! Полученная сумма, равная О, будет помещена в крайнюю левую ячейку регистра сдвига ЙЗ. Одновременно нуль, введенный в момент Те, будет сдвинут на одну позицию вправо в ячейку В2.
В момент Т, мы вводим в полный сумматор третий набор разрядов совместно с результатом предыдущего переноса н получаем следующую сумму. Глава Г Наконец, в момент Тв мы вводим в сумматор четвертую группу разрядов совместно с С, и определяем сумму вместе с переносом: с. А = ! В =! Сдвига = ! СвН=! пв о2 г!! оо о о о Теперь после третьего сдвига суммы в регистре сдвига мы заканчиваем суммирование и получаем число 24, т. е. сумму чисел А и В. Результат переноса, полученного на последнем шаге сложения, находится в триггере переноса О*г'.
Этот триггер необходимо рассматривать как продолжение регистра суммы. 11З. Схема для генерации временнйх сигналов При обсуждении работы последовательного сумматора мы ввели четыре различных момента времени Тв, Т!, Тз и Тв. В зги моменты времени были реализованы последовательные операции суммировании, необходимые для получении полной суммы двух чисел, Эти четыре временнйх сигнала выдает счетчик, имеющий четыре состояния, который связан с декодером, как показано иа рис. 1.23. Счетчик состоит из двух И-триггеров, Х- и К-входы которых подключены к напряжению +5Б, т. е. на оба входа подается напряжение Н-уровня.
Так как Я-выход гг'1 связан с Т-входом Ег2, то счетчик работает в двоичном режиме. Декодер связан со счетчиком таким образом, что сигнал ТО(!'.) наблюдается при состоянии счетчика «00», если при этом одновременно 5«=Н, т. е. переключатель Яв находится в состоянии «0». Сигнал Т1 возникает при состоянии счетчика «01», Т2 при состоянии «10» и ТЗ вЂ” при состоянии «11», если при этом, как и выше, мы имеем 5«=Н. Связь между тактовым импульсом и сигналами Т„Т!, Тз и Тз видна из временнбй диаграммы, приведенной на рис. 1.24. Каждый раз, когда тактовый импульс имеет Г.-уровень, происходит генерация различных временнйх сигналов.
Можно задаваться вопросом: а почему зти сигналы нельзя получать при помощи фиксированных тактовых импульсов? Почему, например, нельзя получить зти сигналы в моментвремеин, когда тактовый импульс Зв Н? Причины заключаются в следующем. етнс. 1.23. Генератор тактовых ямпульсов для схемы сложения, ггрммаш гложу г"М грг. гглгрвг 'г гамм ги Рнс.
1.24. Временна» лааграмма саемм слежалая, Глава 1 Цикл суммирования в действительности состоит из двух фаз, а именно из операции суммирования и операции перемещения результата в регистр сдвига. Четыре операции суммирования выполняются в те моменты времени, когда появляются сигналы То, Ть Тт и Тм а перемещение суммы в регистр сдвига происходит сразу же после того, как тактовый импульс перешел с Е- на Н-уровень, т. е.
в течение времени нарастании тактового импульса. 1.14. Регистры А, В и Ои' (перенос) в сумматоре Как видно из рис. 1.25, регистры А и В для простоты выполнены в виде наборов переключателей. Переключатель, как и триггер, является запоминающим элементом, однако в отли+и вв исти си аау Рис. 1.25. Регистры А и В, сумматор и регистр перевесе ОЪ'. чие от триггера он имеет ручную установку. Два слагаемых (двоичных числа) сохраняются с помощью переключателей, причем наименее значимые разряды чисел представляются с помощью ключей Ае и Во Если какой-либо переключатель Логические алемеиты и ил ильменские е слоеогьст скемал ФУ замкнут, то в момент поступления тактового сигнала Тк на соответствующем входе схемы НЕ-ИЛИ, включенной после группы переключателей, появляегся напряжение Е-уровня и на вход сумматора поступает Е Сулле[К! сркееф !',д /~Е/ =Сукнами Рнс. П№ Полный сумматор тина ЯгчУ4801ч'.
Если переключатель находится в состоянии «О», то на соответствующем входе схемы НЕ-ИЛИ появляется напряжение Н-уровня. Поскольку одновременно это же напряжение появляется на трех других входах, то на вход сумматора поступает О. Во время суммирования производится последовательное считывание сигналов с выходов обоих регистров (переключателей) А и В, а затем определяется сумма. Эта сумма заносится в регистр сдвига в момент появления синхроимпульса.
Перенос попадает в регистр переноса, выполненный в виде 0-триггера. Схема такого сумматора представлена на рис. 3.26. Глава 1 1.16. Регистр суммы Регистр суммы, в котором хранится сумма чисел А и В, состоит из четырех й-триггеров (рнс. 1.27). Если Яп переключается из состояния «0» в состояние «1», то на выходе триггера появляется та информация, которая поступила на В-вход.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
