Диссертация (1090013), страница 20
Текст из файла (страница 20)
Трассы топологическогорисунка, которые не удалось провести без пересечений с другими трассами,являются конфликтными и выделены на рисунке красным цветом. Переносконфликтных трасс рисунка 3.2.7 а) на другой слой позволил получитьпредсказуемую завершенную трассировку приемлемого качества. В случае,когда перенос трасс не позволяет устранить конфликтные трассы на всехсигнальных слоях, то необходимо изменение диаграммы назначения или жедобавления дополнительного слоев коммутационной платы корпуса.122Рисунок 3.2.7. Топологический рисунок и завершенная трассировка.Анализ топологической трассировки коммутационной платы корпусапроводился в нескольких проектах микросхем процессоров и контроллеровпериферийных интерфейсов, с характеристиками в таблице 11.Таблица 11.
Характеристики проектов микросхем.Для оценки диаграмм назначения формировались задания для построениярисунков однослойной трассировки от точек ухода на каждом сигнальном слое.Пример топологического рисунка с несколькими десятками пересечений трассдля первоначального варианта диаграммы назначения представлен на рисунке3.2.8 а).Нанесколькимирисунке3.2.8 б)пересечениямипредставлентрассдиаграммы назначения.123длятопологическийскорректированногорисуноксвариантаРисунок 3.2.8. Примеры топологических рисунков.Время построения топологических рисунков составляет несколько минут.Необходимо отметить приемлемую равномерность распределения трасс нарисунке 2.3.8 б), что указывает на устранение скопления и пересечения трасс.Алгоритмы выполнения топологической трассировки в TopoR пока неопубликованы, но позволяют за приемлемое время получить превосходящиерезультаты в сравнении с опубликованными результатами выполнениятопологической трассировки [58].Результаты оценки первоначальной и модифицированной диаграммыназначения для каждого сигнального слоя с высокой плотностью трасспредставлены в таблицах 12 и 13.
Первоначальный и модифицированныйпроекты имеют одинаковое количество трасс на каждом слое, но различаютсяназначением сигналов выводов кристалла на выводы корпуса. Длина линийсвязи - это сумма длин отрезков прямых от выводов кристалла до выводовкорпуса. Длина трасс FCPacker - это сумма длин трасс завершеннойтрассировкипослевыполнениядетальнойтрассировки,включающейвыравнивание по требованиям к интерфейсам.
Длина трасс в TopoR - это суммадлин трасс топологического рисунка, на котором вместо трасс показаныломаные линии связи.124Представленные результаты топологической трассировки на сигнальныхслоях позволяют отметить существенное уменьшение количества пересеченийтрасс при модификации назначения. Модификация диаграммы назначения,включая примененные шаблоны трасс ухода, минимизирует общее числопересечений,несмотрянанедостатокоптимизациитопологическойтрассировки в окрестностях выводов корпуса.
Следует отметить, что для трасснизкочастотного сигнала допустим переход на другой сигнальный слой внеокрестностивыводакорпуса.Такимобразом,допускаетсянебольшоеколичество пересечений трасс для успешного выполнения этапа детальнойтрассировки.Таблица 12. Результаты топологической трассировки первого слоя.Таблица 13. Результаты топологической трассировки второго слоя.1253.2.5 Применение 3D моделейДля обеспечения целостности сигналов эффективным на практике оказалсявизуальный анализ контуров корпуса между линиями связи входного ивыходного тока [59].
Для этого применяются 3D модели, примеры которых длякоммутационной платы корпуса микросхемы процессора Эльбрус (1891ВМ4Я)представлены на рисунке 3.2.9.Рис. 3.2.9. 3D модели слоев металлизации для шин земли-питания.На рисунке 3.2.9. представлены соединения в корпусе шин земли-питания ядра(Vss\Vdd) и периферии (Vsso\Vddo) микросхемы процессора. Из этого рисункаможно заметить, что соединения для земли (Vsso) проходят через центральнуюобласть слоев коммутационной платы, а соединения для питания (Vddo)проходят через периферийную область слоев металлизации.
Соответственновозникают контура между линиями связи входного и выходного тока питанияпериферии. Следует отметить, что эти контура можно устранить, изменивтрассировку соединений земли (Vsso), таким образом, чтобы 3D модель слоев126металлизации для данной шины была похожа на соответствующую модель дляшины питания (Vddo).Для выявления конструктивных ошибок, которые приводят к ухудшениюпоказателей надежности, при проектировании корпуса также используетсяанализ 3D моделей слоев металлизации. К примеру, на рисунке 3.2.10представлена шина питания интерфейса PCI. Этот рисунок является одним извидов на 3D модель коммутационной платы корпуса микросхемы процессораR500S (1891ВМ3).Рис.
3.2.10. 3D модель слоев металлизации для шины земли интерфейса PCI.На данном рисунке видны межслойные переходы от выводов кристалла,являющихся выводами питания интерфейса PCI, до внутреннего слояметаллизации. В данном случае весь ток к выводам кристалла поступает стретьего слоя (слоя питания) через два межслойных перехода. Оценка токапотребления интерфейсом PCI показала, что плотность тока через этимежслойные переходы будет в несколько раз превышать предельно допустимыезначения.
Следует отметить, что представленная конструктивная ошибка былаустранена без каких-либо трудностей на этапе трассировки коммутационнойплаты корпуса.С помощью 3D модели коммутационной платы корпуса микросхемыпроцессора R500S (1891ВМ3) выявлены и другие ошибки, представленные на127рисунке 3.2.11. В случае на рисунке 3.2.11(а) выводы кристалла, являющиесявыводами земли интерфейса DDR, не соединены с соответствующим слоемметаллизации.Рис.
3.2.11. Изображения 3D модели слоев металлизации:а) «питание» интерфейса DDR,б) «питание» ядра.Это приводит к возникновению индуктивной паразитной связи и как следствиенедостаточной помехоустойчивости сигнальных линий интерфейса DDR. Вслучае на рисунке 3.2.11(б) пятнадцать выводов кристалла, являющиесявыводами питания ядра микропроцессора, соединены с соответствующим128слоем питания единственным межслойным переходом. Такая конструктивнаяошибка аналогична ошибке для шины земли интерфейса PCI, представленнойна рисунке 3.2.10.3.3 Создание символов для микросхем модуляВ данном разделе приводится методика автоматизации создания символови правил назначения для библиотеки элементов в маршруте проектированияПП (печатных плат).
Предлагается использовать символы и правила назначениядля взаимодействия между системами проектирования ПП (печатных плат),корпусовсложно-функциональныхмикросхем(FCPacker)иПЛИС(программируемых логических интегральных схем). Для решения задачиавтоматизации создания символов и правил назначения разработано средствопроектирования PBM из состава «ЛВВ». Данное программное средствоявляется универсальным средством проектирования для любых электронныхкомпонентов при создании символов элементной базы и правил назначениясигналов выводам микросхем в маршруте проектирования ПП.3.3.1 Тенденции в проектированииОдним из этапов проектирования ПП является создание и дополнениебиблиотеки элементной базы. Каждый элемент библиотеки состоит из описаниямикросхемы в базе данных, правил назначения сигналов выводам микросхемы,представления посадочного места микросхемы и символов сопоставленияномера каждого вывода микросхемы к названию и типу сигнала на нем.Потребность в постоянном дополнении элементной базы, приводит кнеобходимости частого добавления новых символов и соответствующих правилназначения.
В существующих системах автоматизации проектирования процесссоздания нового символа и правил назначения выполняется вручную изанимает много времени при высокой вероятности ошибки. Типичные ошибки— это неправильные номера выводов сигналов или неправильный тип вывода.129Такие ошибки очень тяжело обнаружить, и они часто выявляются лишь притестировании изготовленной ПП.С развитием технологий изготовления интегральных схем увеличиваетсяи их степень интеграции. В свою очередь, увеличение степени интеграциивызывает рост числа входных\выходных контактов микросхем или выводовкорпуса, подчиняющийся соотношению Рента [60]:N I / Os a * G b(23)где a – среднее число линий связи, приходящееся на один логический элемент,G – общее количество логических элементов в схеме, b – показатель Рента,зависящий от структуры логических схем.
Многие современные микросхемыимеют уже порядка тысячи выводов, к тому же, согласно соотношению Рентаих количество будет продолжать расти. В свою очередь рост выводовмикросхем увеличивает трудоемкость создания символов и правил назначениядля библиотеки элементной базы в маршруте проектирования ПП.Прогресс в проектировании интегральных схем, помимо роста выводовмикросхем, привел к росту разнообразия элементной базы. Следствием этогоявляется постоянное увеличение количества элементов в библиотекахэлементной базы для современных разработок.
К примеру, развитие ПЛИСпривело к появлению целой разновидности микросхем широкого применения[61,62].Когда среднее количество выводов микросхем и элементов в библиотекебыло меньше ста, то проблема создания символов и правил назначениясигналов выводам микросхем элементной базы стояла не так остро.Неудивительно, что в общеизвестных существующих системах проектированияПП, таких как Allegro фирмы Cadence Design Systems, Inc. или P-CAD фирмыAltium Inc., автоматизация создания символов и правил назначения сиспользованиемсписканазванийсигналовивыводоввообщенепредусмотрена. В системе Expedition Enterprise фирмы Mentor Graphics, активноразрабатываемойнаданныймомент,130возможностьавтоматизациипредусмотрена поддержкой специализированного формата описания символа(INP формат) и формата правил назначения (PDB формат).
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
