Чижма С.Н. - Основы схемотехники 2008 (1055377), страница 59
Текст из файла (страница 59)
Логическая структура полного сумматора (а) и его таблица истинности (б) Многоразрядные сумматоры. Соединяя определенным образом полусум...,:„'Ййтсры и полные сумматоры друг с другом, получают устройство для выпол, '.:нения сложения нескольких разрядов двоичных чисел Б качестве примера рассмотрим устройство для сложения двух трех-"',.",()йзрядных двоичных чисел А2А!АО и В2В!ВО, где АО и ВΠ— младшие раз ;;:)НЦЫ двоичных чисел (рис.
24.4) На выходах Я! — ВЗ формируется код суммы чисел А2А!АО и В2В1ВО, а - йд)выходе РЗ вЂ” сигнал переноса в следующую микросхему, так как при сло'," -"Мйии двух трехразрядных двоичных чисел может получиться четырехразряд.,;,. Мое число Рассмотренный сумматор называется параллельным сумматором 335 А3 В3 Аз вз Рис. 24.4. Трехразрядный сумматор В виде интегральных микросхем выпускаются одноразрядные, двух- разрядные и четырехразрядные двоичные сумматоры. Для примера приведены схемы сумматоров, выпускаемых промышленностью 1рис. 24.5). 15 1! 13 15 11 13 13 13 1! 15 Рис. 24.5.
ИМС сумматоров: а) К155ИМ5, б) К555ИМ6, в) К555ИМ7 24.2. Вычитание двоичных чисел С помощью одних и тех же сумматоров можно не только складывать, но н вычитать двоичные числа. Микросхема К555ИМ7 (рис. 24.5, в) позволяет суммировать или вычитать одновременно четыре пары двоичных чисел, поступающих в последователыюм коде на входы А и В. Режим работы — суммирование или вычитание задаегся установкой на входах К соответствующего логического уровня.
При Р = о реализуется режим суммирования, при К= 1 — режим вычитания. Обновление :;;:,'-",~~~дчвряснмого внутренних ячеек памяти (триггеров) и выдача на в '. ~~фйЗрядньгх результатов происходит синхронно по фронту тактового " "-~-':цаа "взводе С Предусмотренная в ИМ7 функция обнуления при Я = 0 является о :,'.""-'ваези)хронной: очистка памяти ИС происходит независимо от состоян ~~-';:-!:входов, В режиме вычислений В = 1. ',;:.~;:,„.„:,;,.'::. - Операция вычитания эквивалентна операции сложения, если числа ,:;-, '.,")гчЕНХЫ в дополнительном коде. дополнительный код положительного :„"':.цадчст С ПряМЫМ КОДОМ ~А]ясл = [А)ле Дополнительный код отрицательного числа формируется путем :-:-'~ргования всех цифр числа, потом к полученному результату приб ;:;; .'взазцица.
ыходы В импульса перацией ия других представ- числа сов- инверти- авляется Й]пг 23ле 1. 1 01 11п Й]ло л — 4' 1. О! 000 1 1. 01001 Осуществим операцию вычитания А! - А2, где А1 = 25, А2 = 23, [А1]лг —— [А1]дол — — 0.11001 > А1 — А2 -+ 0.11001 1.01001 0.0001 Од 337 Результат А1 - А2 = 0.00010гл = 2оо) При реализации операнди вычитания на других ИС для инверсии цифр числа р.; . звприменяются дополнительно ИС типа ЛН (инверторы), Операции сложения и '-: айялнтания можно выполнять на основе одного суммирующего устройства (рис ': '24,6).
В этом случае цифры числа В подаются на входы сумматора через ,,; йохический элемент "исключающее ИЛИ". На второй вход ЛЭ подается управ, ':, а)ятощий сигнал 2. Если у — — О, то цифры числа В подакпся на вход сумматора , !~'псз изменения. Если У = 1, то производится инверсия цифр числа В.
Одно,);::::::,~манне 7 воздействует на вход переноса Р0 сумматора. Эти действия при- ,~:::.~.:;:",йддят к переводу числа В в дополнительный код. Сумматор выполняет опевычитания. Рис. 24.6. Устройство сложения / вычитания 24.3.
Сравнение двевчнык чисел Сравнение многоразрядных чисел основывается иа проверке равенства цифр чисел. Пусть даны два числа АЗА2А1АО и ВЗВЗВ1ВО . Сравнивиотся ВЗ и АЗ, В2 и А2, В1 и А1, ВО и АО, по результатам сравнения делается вывод: если совпали и третьи цифры, и вторые, и первые, и нулевые, то числа одинаковы. Таблица истинности поразрядного сравнения изображена иа рис. 24.7. Рис. 24.7. Таблица истинности поразрядного сравнения С помощью законов алгебры логики возможно представить выражены выходного сигнала; 2 = ЕО. ЕЪ В2 ЕЗ= ЕО+Р1+Е2е ГЗ где Я=А1 Вг'~-А1 Вм Пере ключ ательную функцию Г позволяют реализовать логические двухвходовые элементы "Исключающее ИЛИ", На рис.
24.8 показан один из вариантов реализации схемы сравнения. Возможно построение более сложной схемы сравнения, которая определяет равенство чисел, а также, какое из чисел больше. Она может определять Равен 338 АО ';:,. )) 47 В7 А2 В2 лз '~';-;.":;:::.':,'~:" .:; Рис. 24.8. Реализация схем ство двух двоичных чисел А и ,:уя)Н)ьнеравенства А > В или А < В .:":~йма одноразрядного компаратор ',"я)7ев7ента «Исключающее ИЛИ-НЕ ИС 155ЛП5 и 155ЛР3 ы сравнения на количеством разрядов либо параторы имеют три выхода. собой структуру логического В с одинаковым Цифровые ком апредставляет я (рис. 24.9). В=А В 7'А<В) л" = А . В ч- В А (А = В) С=В.Л 1Л «Ю 339 Из анализа схемы следует, что если А = В, то Г = 1, в противном случае, ::::.,'~я!е; при А ~ В, Г = О.
Если А > В, т. е. А = 1, В = О, то С = 1, а если А < В, т.е :::4;'=', О, В = 1, то Р = 1 Если попарно равны между собой все разряды двух и-разрядных двоичных ."',. й)Мел7 то равны и зти два чи ела А и В. применяя пифровой компаратор для каждого ':;;.ваяй)здла, например, четырехзначных чисел, и определяя значения Г1, Г2, ГЗ, Г4 .,:-: ~Мйииеских переменных на выходах комп арат оров, факт равенства А = В установим -"'в,",йлучае, когда Г = Г1 Г2 о ГЗ о Г4 = 1.
Если же Г = О, то А ~ В , Неравенство А > В обеспечивается (для четырехразрядного числа) в четырех '"':;,'„~фЧакх: или А4 > В4, или Л4 = В4 и АЗ > ВЗ, или А4 = В4, АЗ = ВЗ и А2 > В2, --': В~ФА4 = В4, АЗ = ВЗ, А2 = В2 и А1 > В1 (где А4 и В4 — старшие разряды чисел .: '~$,:Н В). Очевидно, что если поменять местами А1 и В~', то будет выполняться .:.,:мФравенство А < В Внастоящее время промышленностью выпускаются готовые четырехраз",':Ф~ФМые схемы сравнения чисел (рис. 24.10) г5 гг и г! г! гг ! гв г! г 9 г! г! а б Рис, 24.10.
Цифровые компараторы: а) К134СП1, б) К555СП1 Представленные микросхемы являются четырехразрядными компараторами, в которых каждый из одноразрядных компараторов аналогичеи рассмотренной ранее схеме. Данные микросхемы имеют расширяющие входы А < В, А = В, А >В, что позволяет наращивать разрядность обоих чисел. 24.4. Беремножающие устройства иа основе сумматоров На рис. 24.11 показана схема для перемножения двух двоичных чисел: четырехразрядного А = А4АЗА2А1 и трехразрядного В = ВЗВ2В1. Семиразрядное произведение формируется за счет параллельного умножения множимого на каждый разряд множителя логическими элементами 2Н и сложения промежуточных произведений со сдвигом на один разряд — сумматором.
При этом выполняются следующие условия: М2 = А2В1 А1В2, аналогично образуются результаты Мй путем суммирования частичных произведений, расположенных в одном столбце. А4 АЗ А2 А1 ВЗ В2 В! А4В! АЗВ! А2В1 А1В! А4В2 АЗВ2 А2В2 Л!В2 А4ВЗ АЗВЗ А2ВЗ А!ВЗ М7 ЛЮ гиб М4 гЬВ М2 М! Здесь М вЂ” бит переноса из предыдущего разряда. Применение ЛЭ "Й" для выполнения арифметической операции умножения в данном случае закономерно, лосколькч в рамках одного разряда и арифметическое, и логнчес. кое умножение подчиняется общим правилам. Цифры в скобках у микросхем относятся к примеру перемножения двух чисел, А = 1101(2) и В = 110(2). Последовательность действий такова: 340 о о» ! о Дсремножающее устройство построено секционно.
На основе первого сум "~~фуора осуществляется умножение числа А на первые два разряда числа В О О О О ! ! О 1 После этого полученный результат суммируется с результатами перемно,'-;,'з!фаня числа А на В . Второй сумматор дает конечный результат А4 АЗ А2 А( ВЗ В2 В( 54 ВЗ Я2 5( М( ВЗА4 ВЗАЗ ВЗА2 ВЗА! " д',Щ( вз Рис. 24.11. Умножитсль 341 „1 1 О 1 1 1 О о о о о о о ! ! О ! О 54 ВЗ З2 51 М( Му Мб МЗ М4 МЗ М2 М( мв ав аа ля ИМС двоичного умножителя 555ИП8 представлена на рис.
24.12. Назначение ' выводов ИС: Х У вЂ” входы сомножителей, причем ХО, УΠ— входы переноса, О— вход загрузки выхода, à — выход произведения, С4 — выход переноса. Рис. 24.12. Умножитель К555ИП8 На выходе умножителя содержатся пять асинхронных П-триггеров, загрузка которых осуществляется по сигналу на входе Е. При Е = 1 результат умножения передается на выход н фиксируется при 2, = О. гз !! !з з !! !г 4 3 (о 9 7 6 ГЛАВА 25 ее 3 с'м-'. ТРИГГЕРЫ 25.1.
ВБ-триггеры Д-П~ а б в Рис. 25,1. Структурная схема триггера ":,;- .Триггеры классифицируют по способу приема информации, принципу :,'! мчйтроения и функциональным возможностям .": -'-"= По способу приема ииформиции различают асинхронные и синхронные триг::. ееРЫ. Асинхронный триггер изменяет свое состояние непосредственно в момент ' -: ..пгяаления соответствующего информационного сигнала .:;,'-',:.-.Синхронные триггеры реагируют на информационные сигналы то '; .,:. йй!Ванин соответствующего сигнала на так называемом входе синхрон =";к~',англ. с!ос1с).
Этот вход также обозначают терминами "строб", "такт ' 343 лько при изации С ',,',';."1-',; "Триггером называют логическую схему с положительной обратной связью, :~'., 'пеявоп1ую два устойчивых соспжния — единичное и нулевое, которые обозначаются 1;:,егкггаетственно 1 и 0 (рис. 25.1, а). В основе любого триггера находится кольцо из --"'"~~ржи инверторов (рис. 25.1, б, в). Триггер является элементом памяти последова"': -'1едгьипстных логических устройств, на схемах он обозначается буквой Т. При подаче питания в результате переходных процессов произвольно один «;, "~ииверторов устанавливается в единичное состояние, а другой — в нулевое.
В : с::;:~дальнейшем состояние логических элементов (ЛЭ) сохраняется, так как сигнал ;"~'::впь)хода одного ЛЭ поддерживает состояние другого ЛЭ. Общепринято такую ,: 1:",йе1йу называть элементом памяти или защелкой Входы гримера разделяют на информационные и управляющие (вспомогаь,:::ж~вьные). Это разделение в значительной степени условно Информационные входы используются для управления состоянием тригге ;;.па:Управляющие входы обычно используются для предварительной установки ~':;'Зрйггера в некоторое состояние и для синхронизации.
Как правило, триггеры ,,':;я(мают 2 выхода: прямой и инверсный Синхронные триггеры в свою очередь подразделяют на триггеры со статическим (статические) и динамическим (динамические) управлением по входу синхронизации С. Статические трютеры воспринимают информационные сигналы при подаче на вход С логической единицы (прямой вход) или логического нуля (инверсный вход) Динамические триггеры воспринимают информационные сигналы прн изменении (перепаде) сигнала на входе С от О к 1 (прямой динамический С вход) или от 1 к О (инверсный динамический С-вход). По способу построения различают одно- и двухступенчатые триггеры.
В одноступенчатом триггере имеется одна ступень запоминания информации, а в двухступенчатом — две такие ступени. Вначале информация записывается в первую ступень, а затем переписывается во вторую и появляется на выходе, Двухступенчатый триггер обозначают ТТ.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
