М.Х. Джонс - Электроника практический курс (1055364), страница 69
Текст из файла (страница 69)
Но как только на входе 38б Цифровые логические схемы СР появляется логическая 1, у каждой схемы И на одном из входов будет высокий уровень, так что логические уровни с внешних входов 5 и Я передаются на триггер, и теперь его состояние будет устанавливаться в соответствии с таблицей истинности ЯЮ-триггера, приведенной на рис. 13.20. Таким образом, синхронный (или тактируемый) Я'з'-триггер не может реагировать на состояние входов 5 и Я, пока не появится тактовый импульс. Заметим, однако, что любые изменения на входах 5 и Я в то время, когда на тактовом входе имеется высокий уровень, будут сразу же приводить к изменению значений выходных сигналов ДиД . Поэтому такой триггер называют лрозрачной защелкой, поскольку выходы могут непосредственно «видеть» входы в течение всего времени, пока логическая 1 присутствует на тактовом входе.
«Моментальный снимок» мгновенной комбинации значений входных сигналов 5 и Я сохраняется, или защелкивается, на выходах Д и Д на момент времени, когда тактовый сигнал возвращается к значению логического О. сбр« се У«т«на»ка Рнс. 13.21. Синхронный 11у-трипер. Дополнительные входы установка и сброс, на которых нормально поддерживается значение логического О, обеспечивают непосредственную реализацию собственной способности триггера устанавливаться в единичное состояние или сбрасываться путем использования дополнительных входов у элементов ИЛИ-НЕ. Полезным свойством любого синхронного триггера является возможность устанавливать его состояние независимо от тактового сигнала путем кратковременного подъема напряжения на соответствующем входе до уровня логической 1.
13.10.3 1)-триггер Ю-триггер, или триггер данных, является синхронным Я5-триггером, управляемым только по одному входу. Его достоинство заключается в том. что Посаедоватгльностные логические схемы: триггеры и намять 387 входы Ю и Я не могут одновременно принять значение 1 и привести к сохранению неопределенного значения сигнала на выходе. Схема этого триггера показана на рис.
13.22, где прямоугольником изображен синхронный Я5- триггер. Состояние триггера сохраняется до тех пор, пока логический уровень на тактовом входе не изменится с О на 1, когда любой из логических уровней на входе 1) передается на выход ('). Из схемы видно, что этот триггер также является прозрачной защелкой, так что выход Д повторяет состояние входа 2), пока тактовый сигнал имеет высокий уровень, и запоминает логический уровень сигнала, действующего на входе в момент отрицательного фронта тактового импульса.
Эта удобная маленькая память находит применение, в частности, в измерительных приборах с цифровым отсчетом, где результат измерения должен сохраняться неизменным в течение времени, достаточного для считывания; в параграфе, посвященном счетчикам, рассматривается применение ИС 741 875 (аналог 555ТМ7 — Прим, перев.), содержащей четыре .0-триггера. сг Рис.
! 3.22. Схема Р-триггера (защелка с двумя устойчивыми состояниями). 13. 10. 4 УК-триггер Самым гибким усовершенствованием ЯЮ-триггера является, К-триггер, схема которого показана на рис. 13.23(а). В отличие от 2)-триггера здесь два входа, но удается избежать неопределенности запоминаемого состояния при 5 = )! = 1 путем стробирования каждого из входных сигналов сигналом с противоположного выхода. Принято стробируемый вход «установки» обозначать буквой У, а стробируемый вход «сброс໠— буквой К. Триггер чувствителен к входным сигналам только тогда, когда тактовый сигнал (СР) принимает высокий уровень, и перестает быть чувствительным к ним, когда уровень СР становится низким. Таблица переходов, представленная на рис.
13.23(Ь), выглядит подобно таблице для А5-триггера, за исключением случая .1 = К = 1, который более не является запрещенным; при.(=К =1 происходит переключение, в результате которого сигнал на выходе изменяет свое значение на противоположное каждый раз, когда тактовый сигнал принимает высокий уровень. Таким образом, выход Ц принимает высокий уровень через один тактовый импульс, что позволяет считать переключаюшийся триггер делителем частоты на 2 с очевидной возможностью применения дяя двоичного счета. (Рассмотренная схема гК-триггера действительно может быть делителем частоты на 2, но лишь при условии соблюдения жесткого ограничения на 388 Цифровые логические схемы (ы к сг У Рнс.
13.23. УК-зрипер: (а) схема, со стробироаанием Яи 5аходов, (Ь) таблипа переходов (при условии, что СР имеет высокий уровень). временные соотношения. А именно: тактовый импульс должен заканчиваться прежде, чем изменятся значения сигналов на выходах триггера и на входные схемы И поступят изменившиеся выходные сигналы. — Прим. перев.) 13.10.5 Двухтактный триггер и триггер с динамическим входом Так же, как А5-триггер и 1)-триггер, УК-триггер, приведенный на рис.
13.23, является прозрачным для всех изменений сигналов на входах, пока СР имеет высокий уровень. Например, если оба входа У и К принимают высокий уровень в пределах единичного значения тактового импульса, но не были оба равны1 в момент положительного перепада СР, то триггер будет переключаться немедленно не ожидая следующего положительного перепада СР.
Чтобы 1К-триггер можно было применять без каких либо ограничений, он должен удовлетворять двум временным критериям: (а) Изменения сигналов на выходе должны происходить только непосредственно после перепада в сигнале СР. (Ь) Сигналы на входах У и К следует «удерживать» в течение определенного времени, а именно, до переключения на выходе, и входы должны блокироваться после того, как состояние триггера действительно изменяется. Эти временные характеристики позволяют избежать неопределенности на выходах при быстрых изменениях на входах и позволяют включать триггеры один за другим в качестве регистра сдвига или счетчика. Прозрачные защелки не работают в такой ситуации, поскольку исходный входной импульс тут же «проскочит» по всей цепочке во время действия первого тактового импульса, не запоминаясь ни в одном триггере. На рис.
13.24 показан один из способов избежать такого «проскакивания»с два УК-триггера обьединяются в конструкцию, работающую по принципу ведун(ий-ведомый, В течение времени, когда СР имеет высокий уровень, триггер ГР) реагирует на входы а1 и К1. Когда уровень СР становится низким, уровень сигнала СР2 благодаря инвертору становится высоким, давая возможность триггеру ЕЕ2 перейти в новое состояние; при этом состояние «ведущего» триггера ЕЕ! передается в «ведомый» триггер ЕЕ2, что находит свое отражение в сигналах на основных выходах Д и Д . В то же время, когла Пскледавательнастные логические схемы: триггеры и намять 389 на входе СР низкий уровень, триггер ЕЕ! заблокирован по входам г' и К, что предотвращает возможность «проскакиваиия».
Итак, наш временной критерий выполнен: значения входных сигналов «читаются» иа положительном фронте тактового импульса, а сигналы иа выходах изменяются иа отрицательном фронте. сг Рис. 1324, Двухтахтный «Ктри пер (трипер типа велуший-ведомый). Хотя триггеры типа ведущий-ведомый применяются очень широко, здесь уместно небольшое предостережение. Несмотря иа то, что значение выходных сигналов может изменяться только иа отрицательном фронте тактового сигнала, состояние, в котором в действительности оказывается триггер, может иногда удивить неосторожного разработчика. Дело в том, что триггер ЕЕ! реагирует иа значение входных сигналов У и К в течение всего времени, пока сигнал иа входе СР имеет высокий уровень, в связи с чем появление «едиииц» на входах г' и К на этом отрезке времени передается иа выходы (г! и Д1 и затем изменит состояние ведомого триггера иа отрицательном фронте тактового импульса, причем это произойдет даже в том случае, когда У и К имеют низкий уровень, не влияющий иа состояние триггера, как на положительном, так и иа отрицательном фронтах тактового импульса.
Поэтому совершенно необходимо, чтобы состояние входов У и К оставалось иеизмеиным пока иа входе СР имеется высокий уровень, чтобы работа триггера была предсказуемой. Этот тип триггера, представленный микросхемами 7473, 7476 и 74107 (аиалог 555ТВ6 — Прим. перев.), называется триггером с импульсным переключением и имеется очевилиая причина называть его также самозаиселкиваюисийся триггер типа ведущий-ведомый. Риск иепредсказуемой работы мииимизируется путем применения тактовой последовательности с малой длительностью гюложительиых импульсов.
Большинство общеупотребительных триггеров, таких как в серии 741.5, включают дополнительное усовершенствование, делающее их чувствительными исключительно к перепаду входного сигнала. Как правило, их делают переключающимися по отрицательному фронту, когда значения сигналов иа входах ие «читаются», пока ие начнется отрицательный перепад тактового импульса, значение сигналов иа выходах изменяется позже в пределах того же самого отрицательного перепада, На рис.
13.25 показано, как можно обнаружить отрицательный перепад в тактовом сигнале и преобразовать его в короткий положительный импульс с помощью простого Ао'-триггера и 390 Цифровые логические схемы схемы ИЛИ-НЕ. Сигнал СР подан на вход Я (сброс) и через инвертор на вход 5 (установка). Выходной импульс появляется на выходе схемы ИЛИНЕ, на один вход которой поступает сам входной сигнал СР, а на другой— сигнал с выхода триггера ь). На отрицательном перепаде сигнала СР на обоих входах выходной схемы ИЛИ-НЕ в течение короткого времени присутствуют логические 0: один непосредственно от СР, а другой с выхода (2, пока из-за конечного времени задержки в Я5-триггере сигнал на этом выходе не перейдет на высокий уровень в ответ на перепад в сигнате СР.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
