F60-67 (1041605), страница 14
Текст из файла (страница 14)
Электрические характеристики 16-разр. АЦП0 и АЦП1VDD = 3.0В, AV+ = 3.0В, AVDD = 3.0В, VREF = 2.5В (REFBE=0), Т = -40ºС … +85ºС, если не указано иное.ПАРАМЕТРУСЛОВИЯМин.Тип.Макс. Ед. изм.Точность преобразованияРазрядность16битИнтегральная нелинейностьОднофазный режим±0,75±2МЗР(C8051F060/1/4/5/6/7)Дифференциальный режим±0,5±1Интегральная нелинейностьОднофазный режим±1,5±4МЗР(C8051F062/3)Дифференциальный режим±1±2Дифференциальная нелинейность Монотонность преобразованияМЗР±0,5Погрешность смещения нулямВ0,1%Погрешность полной шкалы0,008полнойшкалыТемпературный коэффициент0,5 х%/°Cусиления10-4Динамические характеристики (1 млн.
преобразований/сек., AVDD, AV+ = 3.3В)86dBFвх = 10кГц (однофазный)84dBFвх = 100кГц (однофазный)Отношение сигнал/шум плюс89dBискажениеFвх = 10кГц (дифференциальный)88dBFвх = 100кГц (дифференциальный)Общее нелинейное искажениеДинамический диапазонКоэффициент ослаблениясинфазного сигналаРазвязка между каналамиВременные параметрыМаксимальная частотадискретизацииВремя преобразования впериодах сигнала дискретизацииВремя заряда УВХПроизводительностьОтносительная задержкаСреднеквадратичное значениеотносительного дребезгаАналоговые входыДиапазон входных напряженийFвх = 10кГц (однофазный)Fвх = 100кГц (однофазный)Fвх = 10кГц (дифференциальный)Fвх = 100кГц (дифференциальный)Fвх = 10кГц (однофазный)Fвх = 100кГц (однофазный)Fвх = 10кГц (дифференциальный)Fвх = 100кГц (дифференциальный)Fвх = 10кГц73dBdBdBdB978810499dBdBdBdB86dB100dB25такты280нс1 млн.Однофазный (AINn – AINnG)Дифференциальный (AIN0 – AIN1)Примечания 1, 2Примечания 1, 2Ред.
1.2МГц18Внешний CNVSTR сигналВнешний CNVSTR сигналВходная емкостьДатчик температурыНелинейностьАбсолютная погрешность9684103931,5преобр./снс5пс80ВВпФ±1±3°C°C0- VREFVREF+ VREFC8051F060/1/2/3/4/5/6/7Таблица 5.2. Электрические характеристики 16-разр. АЦП0 и АЦП1 (продолжение)VDD = 3.0В, AV+ = 3.0В, AVDD = 3.0В, VREF = 2.5В (REFBE=0), Т = -40ºС … +85ºС, если не указано иное.ПАРАМЕТРУСЛОВИЯМин.Тип.Макс. Ед. изм.Диапазон рабочих напряжений на AIN0 или AIN1- 0,2AV+ВвходахAIN0G или AIN1G (только- 0,20,6Впостоянная составляющая)Параметры питанияТок потребления (каждый АЦП)Рабочий режим, 1 млн.
преобр./сек.AV+4,0мАAVDD2,0мАРежим пониженного<1мкАэнергопотребленияНестабильность по напряжениюVDD ± 5%± 0,5МЗРпитанияТаблица 5.3. Электрические характеристики ИОН0 и ИОН1VDD = 3.0В, AV+ = 3.0В, AVDD = 3.0В, Т = -40ºС … +85ºС, если не указано иное.ПАРАМЕТРУСЛОВИЯМин.Внутренний источник опорного напряженияВыходное напряжениеТемпературный коэффициентVREFТок потребления (каждый ИОН)Т = 25 °C2.36AV+Тип.Макс.Ед. изм.2.432.48В15 х 10-4% / °C1.5мАВнешний источник опорного напряженияДиапазон входных напряженийВходной ток2.0Производительность АЦП = 1 млн.преобразований в секундуРед. 1.2AV+450ВмкА74C8051F060/1/2/3/4/5/6/76. Интерфейс прямого доступа к памяти (DMA0).Интерфейс прямого доступа к памяти DMA0 (Direct Memory Access Interface) работает совместно сАЦП0 и АЦП1 и позволяет записывать результат преобразования АЦП непосредственно в определеннуюобласть памяти XRAM.
Интерфейс DMA настраивается программно с помощью регистров специальногоназначения (см. рис.6.1). В буфере команд можно запрограммировать до 64 команд, определив тем самымпоследовательность выполнения операций DMA. Команды из буфера команд считываются схемой управленияDMA, которая собирает необходимые данные от АЦП и управляет процессом записи в XRAM. Команды DMAуказывают схеме управления DMA, от какого АЦП следует ожидать результата преобразования, но они незапускают сам процесс преобразования. Поэтому до запуска интерфейса DMA необходимо настроить модулиАЦП, определив для них источник запуска, источник опорного напряжения и частоту дискретизации.Подробная информация о настройке АЦП приведена в разделе 5.Рисунок 6.1.
Структурная схема DMA0.DMA0IDTDMA0CNDMA0ENDMA0INTDMA0MDDMA0DE1DMA0DE0DMA0DOEDMA0DO1DMA0DO0DMA0IPTDMA0CFDMA0CIEDMA0CIDMA0EOEDMA0EOДанныекомандDMA0DMA0HLTDMA0XBYАдрескомандDMA0Схема записиТекущий адресDMA0ISWНачальный адресБуферкоманд(64 байта)CCNVDIFFSELADC1ENADC0ENDMA0BNDAIN0Шина адресаСхемауправленияDMADMA0DSLТекущий адрес памяти XRAMAIN0GAIN1Шина данныхDMA0DSHАЦП0ПамятьXRAM(внутренняяиливнешняя)DMA0DAHАЦП1DMA0DALНачальный адрес памяти XRAMAIN1GDMA0CTHDMA0CTLГраница счетчика повторенийDMA0CSHDMA0CSLТекущее значение счетчика повторений6.1.
Запись в буфер команд.Буфер команд имеет 64 8-разрядные ячейки, которые можно запрограммировать последовательностьюкоманд интерфейса DMA. Заполнение буфера команд осуществляется с помощью регистров специальногоназначения DMA0IPT (регистр адреса команд DMA0, см. рис.6.6) и DMA0IDT (регистр данных команд DMA0,см. рис.6.7). Команда записывается в ячейку буфера команд, на которую указывает регистр DMA0IPT, в тотмомент, когда командное слово записывается в регистр DMA0IDT. Операция чтения регистра DMA0IDTвозвратит в качестве результата командное слово из ячейки буфера команд, на которую указывает регистрDMA0IPT. После выполнения операций чтения или записи регистра DMA0IDT произойдет автоматическийинкремент содержимого регистра DMA0IPT, который после этого будет указывать на следующую ячейкубуфера команд.75Ред.
1.2C8051F060/1/2/3/4/5/6/76.2. Формат команд DMA0.Команды DMA могут запрашивать от обоих АЦП (АЦП0 и АЦП1) результат преобразования какоднофазных, так и дифференциальных сигналов. Формат команды идентичен формату регистра DMA0IDT (см.рис.6.7). В зависимости от того, какие биты в командном слове установлены в 1, в каждом командном циклеDMA в память XRAM будут записаны либо 2, либо 4 байта данных (кроме команд окончания операции). Втаблице 6.1 приведены все возможные команды DMA.
Команды, отсутствующие в данной таблице, нельзяиспользовать в качестве команд DMA. Следует иметь ввиду, что микроконтроллер может самостоятельноуправлять модулями АЦП, когда их выходы не опрашиваются интерфейсом DMA.Таблица 6.1. Набор команд DMA0.КомандноесловоОписаниеПервые данные,записываемые впамять XRAM(2 байта)Вторые данные,записываемые впамять XRAM(2 байта)00000000bОкончание операциинетнет10000000bОкончание операции с непрерывнымпреобразованиемнетнетx0010000bИзвлечение данных АЦП0ADC0H:ADC0Lнетx0100000bИзвлечение данных АЦП1ADC1H:ADC1Lнетx0110000bИзвлечение данных АЦП0 и АЦП1ADC0H:ADC0LADC1H:ADC1Lx10x0000bx11x0000bADC0H:ADC0L(результат преобразования дифференциальногосигнала от обоих АЦП)ADC0H:ADC0LИзвлечение результата преобразования(результат преобразовадифференциального входного сигнала иния дифференциальногоданных АЦП1сигнала от обоих АЦП)Извлечение результата преобразованиядифференциального входного сигналанетADC1H:ADC1L6.3.
Адресация и настройка XRAM.Интерфейс DMA можно настроить для доступа либо к внутренней, либо к внешней памяти XRAM. Всеоперации записи во внутреннюю память XRAM, управляемые интерфейсом DMA, осуществляются в тотмомент, когда процессорное ядро не обращается к внутренней памяти XRAM. Это гарантирует, что интерфейсDMA не будет препятствовать ходу выполнения команд процессора.Управление доступом к внешней памяти XRAM осуществляется с помощью бита DMA0HLT регистраконфигурации DMA (DMA0CF, см. рис.6.5). Интерфейс DMA будет иметь полный доступ к внешней памятиXRAM, когда этот бит сброшен в 0.
Процессорное ядро будет иметь полный доступ к внешней памяти XRAM,когда этот бит установлен в 1. Бит DMA0HLT следует устанавливать/сбрасывать программно, когда либопроцессорному ядру, либо интерфейсу DMA необходим доступ к адресному пространству данных внешнейпамяти XRAM. Перед установкой в 1 бита DMA0HLT необходимо программно проверить состояние битаDMA0XBY и убедиться, что интерфейс DMA в данный момент не обращается к внешней памяти XRAM.Процессорное ядро не может обращаться к внешней памяти XRAM, пока бит DMA0HLT сброшен в 0.Процессор продолжит выполнение программы, как будто он имеет доступ к внешней памяти XRAM, однакоданные не будут записываться во внешнюю память XRAM или считываться из нее.
Когда процессорное ядрозакончит выполнять операции с внешней памятью XRAM, бит DMA0HLT необходимо программно сбросить в0, чтобы возвратить управление интерфейсу DMA. Схема управления DMA будет ожидать сброса в 0 битаDMA0HLT и лишь после этого запишет данные во внешнюю память XRAM. Если новые данные станутдоступны интерфейсу DMA прежде, чем предыдущие данные будут записаны в память, то произойдетпереполнение и новое слово данных может быть потеряно.Регистры указателя адреса данных (DMA0DSH и DMA0DSL) содержат 16-разрядный адрес ячейкипамяти XRAM, в которую интерфейс DMA будет записывать данные. Если интерфейс DMA включаетсяпервый раз, то регистры указателя адреса данных DMA инициализируются значениями, содержащимися врегистрах начального адреса данных DMA (DMA0DAH и DMA0DAL).
Регистры указателя адреса данныхавтоматически инкрементируются на 2 или 4 после каждой операции записи данных, выполняемойинтерфейсом DMA.Ред. 1.276C8051F060/1/2/3/4/5/6/76.4. Выполнение команд в режиме 0.Когда интерфейс DMA начинает рабочий цикл, регистр состояния команд DMA (DMA0ISW, см.рис.6.9) загружается адресом, содержащимся в регистре границы команд DMA (DMA0BND, см. рис.6.8).Команда извлекается из буфера команд и схема управления DMA ожидает данных от соответствующего(-их)АЦП.
После выполнения каждой команды схема управления DMA будет инкрементировать содержимоерегистра DMA0ISW, который после этого будет указывать на адрес следующей команды. Если текущейкомандой DMA является команда «окончание операции», то в регистр состояния команды загружаетсязначение регистра границы команды.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
