Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 2)

в третьем варианте однократно программируемых соединений используются ЛИЗМОП-транзисторы с плавающим (скрытым в подзатворном окисле) за­твором, не имеющим внешних выводов. Плавающий затвор в результате про­граммирования оказывается заряженным или разряженным, что ведет к нали­чию или отсутствию в транзисторе про водящего канала. Заряд в плавающем затворе после снятия повышенных программирующих напряжений оказыва­ется запертым в "ловушке", где может сохраняться десятки лет. Стирание информации про изводится ультрафиолетовыми лучами через прозрачное(кварцевое) окошко в корпусе, после чего возможно новое программирование (память типа EPROM). ДЛЯ однократного программирования созданы упро­щенные схемы, размещенные в дешевых корпусах, не имеющих специальных окошек для стирания информации. Такую память для однократной записи данных называют EPROM-OTP (Electrically Programmable Read-Only Ме­mory - Опе Time Programmable).

Микросхемы с возможностями многократного программирования при сти­рании и записи конфигурации в специальных режимах имеют программируе­мые элементы в виде транзисторов с двумя затворами (плавающим и управ­ляющим). От предыдущего варианта эти микросхемы отличаются наличием режима электрического стирания записанной в память информации. Такие запоминающие элементы относятся к памяти EEPROM (Electrically Erasable Programmable Read-Only Memory).

В ИСПС с памятью конфигурации типа EEPROM стирание данных осущест­вляется электрическими сигналами. Определенные сочетания программи­рующих напряжений на внешних выводах транзистора создают режимы за­ряда или разряда плавающих затворов. Электрическое программирование содержимого памяти не требует извлечения микросхем из устройства, в кото­ром они используются. Число допустимых циклов репрограммирования хотя и ограничено, но на порядки превышает соответствующие числа для памяти с ультрафиолетовым стиранием информации и составляет 10⁵-10⁶.

К памяти типа EEPROM близка память типа флэш. Запоминающие элементы по принципу действия у обоих видов памяти идентичны - это транзисторы с двумя затворами и электрическим стиранием информации. Различия имеются в организации процессов записи и стирания флэш-памяти считают кульмина­ционным пунктом развития памяти типа EEPROM. В современных ИСПС находят применение обе разновидности памяти конфигурации с электриче­ским стиранием данных.

В оперативно репрограммируемых ИСПС конфигурация задается с помощью загрузки файла в "теневую" триггерную память, т.е. с помощью операций, не требующих каких-либо специальных режимов (загрузка регистров - типич­ная для цифровых устройств рабочая операция). В противоположность пре­дыдущим вариантам для программирования не нужны ни специальные про­грамматоры, ни повышенные напряжения, ни длительные воздействия на элементы памяти. Память конфигурации - обычная статическая (триггер­ная), т.е. типа SRAM (Static Random Access Memory). Загрузка памяти произ­водится последовательным потоком битов или байтов с высокой скоростью. Элементом с программируемой проводимостью (режимом "замкнуто­/разомкнуто") в этом случае служит обычный МОП-транзистор, управляемый триггером памяти конфигурации (теневой памяти).

Триггерная память в отличие от EEPROM и Flаsh-памяти не 'является энерго­независимой, и выключение питания ведет к разрушению конфигурации схе­мы, поэтому при очередном включении питания нужно восстановить требуе­мую конфигурацию, загрузив в триггеры теневой памяти файл конфигурации из какой-либо энергонезависимой памяти. Загрузка осуществляется введени­ем файла конфигурации в цепочку триггеров теневой памяти и, в зависимо­сти от объема файла, занимает десятки-сотни миллисекунд.

Программируемые соединения с триггерной памятью по числу необходимых транзисторов сложнее, чем предыдущие варианты, т.к. для каждого соедине­ния требуются шесть транзисторов, Однако эти программируемые соедине­ния создаются элементами, технологически идентичными остальной схеме. В итоге ИСПС с триггерной памятью конфигурации в силу своих достоинств занимают среди ПЛИС важнейшее место, Возможности оперативной реконфигурации, свойственные ИСПС с триггер­ной памятью, получили дальнейшее развитие в архитектурах с динамиче­ским репрограммированием, в которых конфигурация может быть изменена чрезвычайно быстро. Переход от одной конфигурации к другой здесь не тре­бует ввода извне новых данных. Несколько вариантов настроек уже заранее заготовлены, введены в теневую память и постоянно хранятся в ней. Переход с одной конфигурации на другую делается однотактно по команде управ­ляющего сигнала.

Классификация ПЛИС по архитектуре

Можно выделить два основных класса архитектур ПЛИС это CPLD (Complex Pro­grammabIe Logic Devices) и FPGA (Field Programmable Gate Arrays). Рассмотрим каждый из этих классов более подробно.

1.3 ПЛИС архитектуры CPLD

В историческом плане предшественниками CPLD были схемы программируемой матричной логики(ПМЛ - PAL, Programm­аЫе Arrays Logic или GAL, Generic Array Logic) и схемы программируемых логических матриц(ПЛМ - PLA, ProgrammabIe Logic Arrays). Эти микросхемы реализуют дизъюнктивные нормальные фор­мы (ДНФ) переключательных функций (SOP, Sum of Products). Основными блоками ПЛМ и ПМЛ являются две матрицы: матрица элементов И и матри­ца элементов ИЛИ, включенные последовательно. В ПЛМ программируются обе матрицы, в ПМЛ - только матрица элементов И. Соответственно этому схема ПЛМ сложнее, но ее функциональные воз­можности больше.

В микросхемах CPLD несколько блоков, подобных ПМЛ, объединяются в одно целое средствами программируемой коммутационной матрицы. В CPLD могут входить десятки ПМЛ-блоков. Воздействуя на программируе­мые соединения коммутационной матрицы и ПМЛ-блоков, можно реализо­вать требуемую схему. В последней разработке фирмы Xilinx (семействе СооlRuппеr-П) впервые схема CPLD образована как объединение блоков ПЛМ, а не ПМЛ.

Основными частями CPLD являются:

• функциональные блоки, подобные РAL (ПМЛ) или, иногда, PLA (ПЛМ).

• выполненная в виде матрицы соединений система коммутации, позво­ляющая объединять функциональные блоки в единое устройство;

• блоки ввода/вывода.

Все составные части CPLD программируются. Обобщенная структура CPLD по казана на рис. 1.6.

Р
ис. 1.6 обобщенная структура CLPD

В структурной схеме через ФБ обозначены функциональные блоки, число которых N зависит от логической сложности микросхемы. В каждом ФБ име­ется п макроячеек МЯ (МС, Macrocells). Функциональные блоки получают т входных сигналов от программируемой матрицы соединений ПМС (PIA, Programmable Interconnect Апау). Выходные сигналы ФБ поступают как в ПМС, так и в блоки ввода/вывода БВВ (IOBs, Input/Output Blocks).

Блоки ввода/вывода связаны с внешними двунаправленными выводами 1/0, которые, в зависимости от программирования, могут быть как входами, так и выходами. В показанном примере три нижних вывода либо специализируют­ся для подачи на функциональные блоки глобальных сигналов¹ - тактирова­ния GCK (Global Clocks), установки/сброса GSR (Global Set/Reset) и управле­ния третьим состоянием выходных буферов GTS (Global 3-state Control),­либо эти же выводы могут быть использованы для операций ввода/вывода.

Число контактов ввода/вывода может совпадать с числом выходов всех ФБ, но может быть и меньшим. В последнем случае часть макроячеек служит только для выработки внутренних сигналов (сигналов обратной связи). Необ­ходимость в таких сигналах типична для многих цифровых устройств.

Структура на рис. 1.6 несколько упрощена. Кроме показанных блоков в CPLD могут присутствовать контроллеры для работы с интерфейсом JT АО и управления операциями программирования непосредственно в системе (ISP, In System Programmability), а также другие дополнительные блоки.

1.3.1 Программируемая матрица соединений

В программируемой матрице соединений ПМС (рис. 1.7) выходы функ­циональных блоков ФБ подключаются к вертикальным непрерывным (не сегментированным) линиям, причем каждому выходу соответствует своя линия. Входы ФБ связаны с горизонтальными линиями, пересекающими все вертикальные. На пересечениях горизонтальных и вертикальных линий имеются программируемые точки связи (показаны крестиками), так что любой вход ФБ может быть подключен к любому выходу, чем обеспечивается полная коммутируемость блоков.

Рис. 1.7. Схема программируемой матрицы соединений CPLD (а)

Достоинство ПМС - малая и предсказуемая задержка коммутируемых сиг­налов, т.к. для каждого соединения образуется идентичный всем другим ка­нал связи с малым числом программируемых ключей. Замкнутые ключи имеют, в первом приближении, схему замещения в виде RС-цепи и вносят основные задержки в процесс распространения сигнала.

Программируемые матрицы соединений, аналогичные показанной на рис. 1.7, эффективны в схемах с относительно небольшим числом коммутируемых блоков. При большом их числе, характерном, например, для FPGA, подобные ПМС были бы чрезмерно сложны, поскольку любое соединение в них обра­зуется с помощью линий связи, проходящих по всей длине и ширине схемы, тогда как очень многие связи локальны и соединяют близлежащие блоки. С ростом числа ФБ в структуре CPLD сложность соединений растет по экс­поненциальному закону. Поэтому в FPGA системы коммутации строятся ина­че - с помощью сегментированных линий связи. При этом теряется такое достоинство системы коммутации, как минимальные и предсказуемые задержки сигналов.

1.4 ПЛИС архитектуры FPGA

Микросхемы программируемых пользователями вентильных матриц FPGA (Field Programmable Gate Arrays) в своей основе состоят из большого числа конфигурируемых логических блоков (КЛБ), расположенных по строкам и столбцам в виде матрицы, и трассировочных ресурсов, обеспечивающих их соединения. Развитие классических многократно программируемых FPGA связано, прежде всего, с достижениями фирмы Xilinx, которая изобрела и активно разрабатывает FPGA с триггерной памятью конфигурации, ее продукция занимает 30-40% мирового рынка ПЛИС.

Однократно программируемые FPGA с пробиваемыми перемычками типа antifиse - второе направление развития классических FPGA, поддерживае­мое такими его сторонниками, как фирмы Actel и QиickLogic. Повышенная стойкость однократно программируемых микросхем по отношению к небла­гоприятным внешним условиям (в частности, к радиационным воздействиям) делает их перспективными для создания военных и авиационно-космических систем (фирма Actel).

FPGA с флэш-памятыо конфигурации (фирма Actel, семейство ProASIC) можно реконфигурировать многократно, хотя и не в оперативном режиме. Эти микросхемы не теряют конфигурацию при снятии питания и после его включения имеют быструю готовность к работе, поскольку не требуют на­чальной загрузки памяти.

1.4.1 Классические архитектуры FPGA

Типичная FPGA представляет собой микросхему высокого уровня интегра­ции, содержащую во внутренней области матрицу идентичных функциональ­ных блоков и систему их соединений, размещенную между строками и столбцами матрицы, а в периферийной области - блоки ввода/вывода (в наиболее сложных FPGA стали появляться и варианты с более свободным расположением блоков ввода/вывода).

Основные части FPGA:

• функциональные блоки;

• система межсоединений;

• блоки ввода/вывода.

Все эти части конфигурируются или реконфигурируются самими пользователями.

Перечисленные части - основа FPGA. Кроме них FPGA, как правило, имеют дополнительные средства для автоподстройки задержек в системе тактирова­ния (PLL, DLL, DCM), поддержки интерфейса JТAG, реализации высокопро­изводительных шин передачи сигналов и т. д. На рис. 1.12 укрупненно показаны фрагмент типичной FPGA.

Р
ис. 1.12. Фрагмент типичной FPGA (а) и структура ее функционального блока (б)

При конфигурировании FPGA функциональные (логические) блоки настраи­ваются на выполнение требуемых операций преобразования данных, а система соединений - на требуемые связи между функциональными блоками. В результате во внутренней области FPGA реализуется схема необходимой конфигурации. Блоки ввода/вывода обеспечивают интерфейс FPGA с внеш­ней средой и их, как правило, можно программировать на выполнение требо­ваний ряда стандартов передачи данных (число таких стандартов может до­ходить до 20 и более).

1.5ПЛИС с комбинированной архитектурой

В течение первых лет развития ПЛИС они были представлены архитектурами CPLD и FPGA в "чистом" виде. Каждая из этих архитектур имеет свои досто­инства и недостатки. Стремление к сочетанию достоинств CPLD и FPGA привело к появлению ПЛИС с комбинированной архитектурой, которые от­личаются разнообразием вариантов и различной степенью близости к FPGA и CPLD. Этот тип ПЛИС не имеет общепринятого названия, хотя фактически существует, поскольку есть схемы, которые трудно квалифицировать как FPGA или CPLD. Зачастую ПЛИС с комбинированной архитектурой пред­ставлялись производителем только под конкретным названием, в котором не упоминаются ни CPLD, ни FPGA. С течением времени в архитектурах ком­бинированного типа все более проявляются черты FPGA. Поэтому в даль­нейшем будем относить ПЛИС комбинированной архитектуры к классу FPGA, понимая этот термин в расширенном смысле. При этом можно выде­лить "классические" FPGA с их канонической архитектурой и FPGA комби­нированной архитектуры. Принятая концепция отображена на рис. 1.3, а штриховыми линиями. Первыми ПЛИС с комбинированной архитекту­рой были семейства FLEX8000 и FLEXI0K фирмы Altera (FLEX, FlexibIe Logic Еlетепt MatriX). Являясь родоначальником архитектур CPLD, эта фирма в течение ряда лет избегала применения термина FPGA, называя свои микросхемы "нейтральными" именами, в которых не отображается принад­лежность схемы к тому или иному архитектурному типу. Однако со временем и Altera стала относить свои микросхемы к классу FPGA, поскольку развитие их архитектур шло в направлении преобладания признаков именно этого класса ПЛИС.

Характеристики

Список файлов учебной работы