Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 3)

На рис. 1.20 приведена структура микросхем популярного семейства АСЕX1K архитектурно подобного семейству FLEXI0K. Микросхемы АСЕХIК являются хорошей иллюстрацией комбинирования архитектурных признаков FРGА и СРLD.

Функциональные блоки LAB (Logic Array Blocks) являются наборами логических элементов LE (Logic Elements), содержащих функциональные преобразователи ФП табличного типа (LUTs). Блоки LAB расположены в виде матрицы, между их строками и столбцами проходят горизонтальные и вертикальные трассировочные каналы, что характерно для FPGA. В то же время трассы в каналах не сегментированы, а непрерывны, что типично для CPLD. Поскольку, как уже отмечалось, в схемах с большим числом функционаных блоков применение единой коммутационной матрицы затруднено, система коммутации имеет два уровня межсоединений - глобальный и локальный. Локальная программируемая матрица соединений (локальная ПМС или ЛПМС) обеспечивает соединения логических элементов в рамках одного функционального блока (LAВ). В состав LAВ входят 8 логических элементов. Соединения между отдельными LAB обеспечиваются глобальной программируемой матрицей соединений ГПМС, к концам строк и столбцов которой подключаются блоки ввода/вывода (IOBs, lnput/Output Вlocks).

Блоки параллельно-последовательных преобразований данных (блоки SERDES)

Уменьшение разрядности быстродействующих трактов передачи сигналов сопряжено с необходимостью изменения разрядностей слов при их вво­де/выводе согласно требованиям устройств обработки получаемых или пере­даваемых данных. В этой сфере в последнее время большое внимание уделя­ется разработке скоростных блоков SERDES (Serializer-Deserializer). Еще не все проблемы создания блоков SERDES полностью решены, прежде всего. требует решения задача снижения потребляемой ими мощности, которая в настоящее время слишком велика. Однако достижения современной схемо­техники уже позволили создать блоки SERDES, работающие на частотах в несколько гигагерц. На рис. 1.34 приведена структура блока Serializer.

Рис. 1.34 Структура передатчика SERDES.

Параллельные данные от логического устройства с разрядностью J защелкива­ются в регистре блока Serialize низкочастотным синхросигналом. Форми­руемые внутри блока высокочастотные синхросигналы выдвигают данные на выход блока. Блок PLL имеет два параметра (W и J), устанавливаемые по выбору проектировщика. Установка коэффициента умножения частоты W определяет соотношение между частотой системного тактирования и скоростью передачи в последовательной линии. Установка коэффициента J управляет шириной шины данных, вводимых в передатчик блока. Параметры W и J устанавливаются независимо друг от друга.

1.6Заключение. Особенности архитектур CPLD и FPGA

Особенности ПЛИС CPLD:

• малая, предсказуемая задержка на линиях связи, обусловленная непрерывностью этих линий;

• структура оптимизирована для выработки сложных комбинационных функций от большого числа аргументов;

• память конфигурации на EEPROM ячейках, что избавляет от необходимости использовать отдельное конфигурационное ПЗУ;

• очень малое время выхода на рабочий режим после включения питания;

• сравнительно небольшая логическая емкость (32-512 макроячеек).

Особенности ПЛИС FPGA (в том числе комбинированных):

• иерархическая система межсоединений (имеются связи различной длины как непрерывные, так и сегментированные);

• архитекту­ра оптимизирована для построения последовательностных тактируемых схем;

• в подавляющем большинстве моделей используется память конфигурации на статических ячейках типа SRAM, требуется внешнее ППЗУ;

• для выхода на рабочий режим необходима загрузка конфигурации из ППЗУ;

• очень большая логическая емкость — до 540 000 ФБ (LUT + триггер) (Altera Stratix-IV E);

• наличие дополнительных аппаратных блоков: умножители, буферы ВВ с поддержкой DDR, трансиверы, встроенные процессорные ядра.

1Здесь и далее термин "глобальный" при меняется для сигналов, общих для всей микросхемы

1

Характеристики

Список файлов учебной работы