Цифровые функциональные узлы комбинационного типа

3. Цифровые функциональные узлы комбинационного типа

Комбинационными устройствами (КУ) называются устройства, состояния выходов которых однозначно определяется состоянием входов в настоящий момент времени (машинного времени).

3.1 Этапы схемотехнического проектирования

Важнейшей задачей, решаемой с помощью методов и средств микро- схемотехники, является схемотехническая разработка новых типов интегральных микросхем в том числе и схем комбинационных устройств. Исходное техническое задание на проектирование микросхемы содержит описание функций, которые она должна выполнять в электронной аппаратуре, и требований к ее основным параметрам.

Рис. 3.1. Алгоритм проектирования цифровых БИС.

3.2 Синтез   комбинационных устройств

Рекомендуемые материалы

3.2.1 Структурный синтез устройств комбинационного типа

Цель структурного синтеза комбинационных устройств - на основе заданных правил построить структурную схему минимальной сложности из логических элементов заданного базиса. Структурный синтез состоит из нескольких этапов:

Этап 1. Запись условий функционирования комбинационного устройства.

Могут задаваться словесно, таблицей истинности, логическим выражением. Как правило, задается словесно и в этом случае необходимо перейти к другим формализованным формам, обычно это таблица истинности.

Этап 2. Минимизация логической функции.

Необходимо учитывать тип элементной базы, т.е. ориентироваться на логические операции, реализуемые базовыми логическими элементами. Минимизация может проводиться с помощью карт Карно, при числе переменных менее 6, или методом Квайна-Маккласки, или любым другим.

В зависимости от логического базиса получают либо МДНФ, либо инверсию МДНФ.

Этап 3. Запись структурной формулы.

Минимизированная функция представляется в виде удобном для реализации на выбранной или заданной элементной базе (логическом базисе).

Логический базис И-НЕ.

Над МДНФ ставятся два знака инверсии, и с помощью теоремы де Моргана преобразуется инверсия дизъюнкции в конъюнкцию инверсий. Т.о. получается выражение, содержащее только операции И-НЕ.

Логический базис ИЛИ-НЕ.

Используется МДНФ для инверсий функций. Над обеими частями ставиться знак инверсии. Проводиться двойная инверсия каждого слагаемого и с помощью теоремы де Моргана осуществляется переход в базис ИЛИ-НЕ. Т.е. преобразуем инверсию конъюнкций в дизъюнкцию инверсий.

Логический базис И-ИЛИ-НЕ.

Используется МДНФ для инверсий функций. Над левой и правой частями ставиться знак инверсии. Как частный случай может использоваться МДНФ самой функции и над правой частью ставиться знак двойной инверсии.

Этап 4. Составление структурной схемы.

Каждой логической операции структурной формулы ставиться в соответствие определенный логический элемент заданного базиса и на основе структурной формулы осуществляются необходимые соединения между входами и выходами логических элементов.

3.2.2 Синтез электрической схемы.

При синтезе электрической схемы КУ используются два основных способа:

библиотечный и компонентный.

Синтез электрической схемы при библиотечной реализации осуществляется путем замены элементов в полученной логической схеме их схемотехническими эквивалентами из имеющейся у проектировщика библиотеки или каталога. В этом случае составления электрической схемы ведется из готовых схемных фрагментов и для каждого варианта логической схемы формируется соответствующий вариант ее схемотехнической реализации.

При компонентной реализации синтезируется оригинальная электрическая схема всего проектируемого узла или элементов, входящих в состав. В результате для каждого полученного варианта МДНФ создается несколько вариантов реализующих ее электрических схем.

3.3 Основные типы комбинационных узлов

Как уже было сказано выше, устройствами комбинационного типа называются устройства, состояние выходов которых однозначно определяется состоянием входов в настоящий момент времени. К ним относят преобразователи кодов, шифраторы, дешифраторы, мультиплексоры, демультиплексоры, сумматоры и др.

3.3.1 Преобразователи кодов

В цифровой схемотехники для представления информации используются разнообразные двоичные и двоично-десятичные коды: прямой, обратный, дополнительный, «с избытком 3» и др. В одном цифровом устройстве для выполнения определенных функций может использоваться несколько кодов. Для того чтобы блоки устройства, работающие с различными кодами, могли обмениваться между собой информацией между ними и располагают преобразователи кодов. Преобразователи кодов не описываются каким-либо простым правилом, поэтому единственной практически приемлемой формой задания преобразователя становится таблица, так как таблица воплощает в себе идею полного перебора вариантов входных и выходных сигналов и поэтому способна задавать абсолютно любой закон.

К построению преобразователя кодов можно подойти с двух позиций. При первом подходе преобразователь реализуется как система булевых функций группы аргументов и простейшим способом построения схемы является синтез обычными методами нужного количества одновыходных функций. Для получения более оптимального решения выявляют общие логические фрагменты, входящие в формулы нескольких выходов, и эти фрагменты реализуются лишь один раз, т.е. проводится совместная минимизация нескольких функций.

При втором подходе к построению преобразователя кодов он трактуется как пара декодер-кодер. Число входов дешифратора равно числу входов преобразователя, число выходов шифратора - числу выходов преобразователя. Часть выходов декодера и входов кодера могут не использоваться. Если нескольким входным комбинациям соответствует одна и та же выходная, то соответствующие выходы декодера объединяют на элементе ИЛИ и его выход соединяют с нужным входом кодера. Эффективно стыкуются друг с другом декодер и кодер построенные на элементах ИЛИ-НЕ: первый имеет инверсный выход, а второй - инверсный вход. В качестве кодера можно использовать приоритетный шифратор.

3.3.2 Шифраторы и дешифраторы

Одним из основных видов преобразования информации в цифровых системах являются шифрация и дешифрация. Шифрацией называется преобразование m-разрядного двоичного кода, имеющего k_m безразличных наборов входных переменных, в однозначно соответствующий ему n-разрядный код, имеющий меньшее число разрядов n<m и безразличных наборов k_n<k_m.

                                                 Рис 3.2. Шифратор

Обратное преобразование, т.е. восстановление информации в первоначальном m-разрядном коде с k_m избыточными комбинациями, называется дешифрацией. Функциональные узлы для выполнения этих операций называются шифраторами (рис 3.2) и дешифраторами
(рис 3.3).

Рис 3.3. Дешифратор

Классический шифратор имеет m входов и n выходов, и при подаче сигнала на один из входов на выходе узла появляется двоичный код номера возбужденного выхода. Число входов и выходов такого шифратора связано соотношением m=2ⁿ

Совместно с шифратором в состав схем может входить схема выделения старшей единицы, преобразующая m-разрядное слово следующим образом: все старшие нули и самая старшая единица входного кода пропускаются на выход без изменения, а все разряды, более младшие, чем старшая единица, заменяются нулями. Если к выходу схемы выделения старшей единицы подключить шифратор, то получиться функциональный узел приоритетного шифратора, формирующий в двоичном коде номер самой старшей единицы из всех присутствующих во входном слове.

Дешифратор имеет n входов и m выходов и если m=2ⁿ, то дешифратор называют полным и он использует все возможные наборы входных переменных. Входы дешифратора часто нумеруют не порядковыми номерами, а в соответствии с весами двоичных разрядов. Число входов и выходов дешифратора указывают таким образом: дешифратор 3-8, дешифратор 4-16, дешифратор 4-10.

Дешифраторы часто имеют разрешающий (управляющий, стробирующий) вход Е. При Е=1 дешифратор работает как обычно, при Е=0 на всех выходах устанавливаются неактивные уровни независимо от поступившего кода адреса. Вход Е часто выполняют инверсным. Сигнал Е может воздействовать непосредственно на все дешифрирующие элементы или только на одну входную переменную. Первый способ увеличивает на единицу число входов дешифрирующих элементов, но не вносит дополнительной задержки. Второй способ более экономичен по оборудованию, но увеличивает задержку дешифратора.

В зависимости от способа построения дешифраторы могут быть линейного, прямоугольного или пирамидального вида.

В линейных дешифраторах каждая функция Y реализуется одним логическим элементом (рис 3.4). Отсюда быстродействие линейного дешифратора определяется задержкой только входных инверторов и логического элемента. В тех случаях когда разрядность дешифрируемого кода М превышает число входов m схемы И-НЕ, прямая реализация линейного дешифратора оказывается невозможной. Можно в принципе организовать схему на любое количество входов путем каскадного соединения схем И-НЕ, однако такой дешифратор не экономичен.

Рис 3.4.  Линейный дешифратор

В отличии от линейных прямоугольные дешифраторы в простейшем случае являются двухступенчатыми, в общем - многоступенчатыми. Схема двухступенчатого дешифратора, реализующего переключательные функции, показана на рис 3.5.

Рис 3.5. Прямоугольный дешифратор

Двухступенчатый дешифратор содержит на первой ступени два линейных дешифратора (ЛД1 и ЛД2), на каждом из которых дешифрируется часть кода. Вторая ступень выполнена в виде сетки с элементами И-НЕ в узлах. При любой комбинации значений входных переменных оказываются выбранными один столбец и одна строка сетки. В результате каждый входной набор возбуждает выход единственного соответствующего ему элемента И-НЕ.

Пирамидальные дешифраторы - многоступенчатые, особенность которых заключается в том, что их реализация осуществляется на основе применения во всех ступенях только двухвходовых вентилей с коэффициентом разветвления равным двум (рис 3.6) Число ступеней К в таком дешифраторе на единицу меньше разрядности входного кода.

 Рис 3.6. Пирамидальный дешифратор

На первой ступени дешифрируется два разряда входного кода (X1,X2), на следующей ступени добавляется еще один разряд (Х3), который дешифрируется совместно с выходами первой ступени, на третьей добавляется четвертый разряд (Х4), дешифрируемый совместно с выходами второй ступени.

3.3.3 Мультиплексоры и демультиплексоры

Мультиплексором называется функциональный узел, обеспечивающий передачу информации, поступающей по нескольким входным линиям связи, на одну выходную линию (рис. 3.7). При наличии n адресных входов можно реализовать М=2ⁿ комбинаций адресных сигналов, каждая из которых обеспечивает выбор одной из М входных линий. Вход Е - разрешающий: при Е=1 мультиплексор работает как обычно, при Е=0 выход узла находится в неактивном состоянии, мультиплексор заперт. Входы D0 - D3 информационные

Рис.3.7. Условное обозначение мультиплексора

В общем виде выходная функция мультиплексора "из М в 1" записывается в виде:

,

Выбор той или иной входной линии осуществляется в соответствии с поступающим адресным кодом.

Один из способов увеличения числа коммутируемых каналов в схемах построенных на мультиплексорах со стробированием показан на рис 3.8. Приведенная схема представляет собой мультиплексор из 16 в 1.

Рис 3.8.  Мультиплексор со стробированием

Второй способ увеличения числа коммутируемых каналов показан на    рис 3.9. Вместо элемента И-НЕ на выходе используется дополнительный мультиплексор, производящий выбор одного из мультиплексоров с помощью адресных сигналов А4, A5, A6. Такое соединение называют мультиплексорное дерево. Мультиплексоры MS1 и MS2 являются мультиплексорами первого уровня, а MS3 второго. На первом и втором уровнях можно использовать мультиплексоры с разным числом входов. Если на первом уровне используются мультиплексоры с числом адресных входов n1, на втором – с числом n2 то общее количество входов мультиплексорного дерева составит n = 2n1 + 2n2, а число мультиплексоров 2n2 + 1.

Рис 3.9. Мультиплексорное дерево

Применение мультиплексоров не ограничивается операцией мультиплексирования. Мультиплексоры применяют для сдвига информации, для реализации логических функций заданных какой-либо таблицей функционирования, для передачи слова прямым или обратным кодом в зависимости от управляющего уровня. Мультиплексор можно использовать в качестве универсального логического элемента для реализации любой функции от числа переменных, равного числу адресных входов. Мультиплексор показанный на рисунке реализует функцию согласно таблице. Если бы эта функция реализовывалась на базисе И-НЕ то понадобилось бы четыре элемента 3И-НЕ и три инвертора.

При коммутации многоразрядных слов в каждом разряде используется свой мультиплексор.

Для восстановления мультиплексированной информации используют демультиплексоры, которые в соответствии с принятым адресом направляют информацию в одну из выходных линий. При этом на остальных выходных линиях поддерживается логический 0.

В роли демультиплексора успешно выступает декодер, если к его разрешающему входу Е подключить мультиплексированную магистраль данных, а на адресные входы подавать друг за другом коды адресов приемника.

3.3.4 Комбинационные сумматоры

Основной операцией при выполнении арифметических действий в современных цифровых системах является сложение. Поэтому основным блоком операционных устройств обычно является сумматор (рис. 3.10), который используется также для вычитания, умножения, деления, преобразования чисел в дополнительный код, код «с избытком 3» и в ряде других операций.

Рис.3.10. Сумматор

Сумматор имеет n входов разрядов слагаемого А, n входов разрядов слагаемого B и вход переноса cr. Выходами сумматора являются n выходов разрядов суммы S  и выход переноса (переполнения) cr.

Суммирование многоразрядных чисел производится путем их поразрядного сложения с переносом между разрядами. Поэтому многоразрядные сумматоры состоят из комбинационных одноразрядных сумматоров. Такой сумматор выполняет сложение одноразрядных двоичных чисел Ai, Bi и переноса из младшего разряда Ci, образуя на выходах значение суммы Si и перенос в старший разряд Ci+1.

Многоразрядные сумматоры в зависимости от способа ввода кодов слагаемых делятся на последовательного и параллельного действия.

В сумматоры первого типа коды чисел вводятся в последовательной форме, т.е. разряд за разрядом (младшим разрядом вперед), в сумматоры второго типа каждое слагаемое подается в параллельной форме, т.е. одновременно всеми разрядами.

Сумматор последовательного действия (рис 3.11) состоит из одноразрядного сумматора, выход Рi+1 которого соединен с входом Pi через D –триггер. С первым тактовым импульсом на входы сумматора поступают с выходов регистров (1,2) цифры первого разряда слагаемых ai и bi, а из D –триггера на вход Pi подается логический 0. Суммируя поданные на входы цифры, сумматор формирует на выходе первый разряд суммы S1 и перенос Рi+1 принимаемый в D –триггер. Со следующим тактовым импульсом на входы подаются цифры второго разряда и перенос Рi+1 и т.д.

Рис 3.11. Сумматор с последовательным переносом

Достоинство такого сумматора заключается в небольших аппаратных затратах. Однако он обладает малым быстродействием.

Сумматоры параллельного действия строятся с использованием нескольких одноразрядных сумматоров. В зависимости от способа организации переноса между ними сумматоры параллельного действия бывают с последовательным, параллельным и комбинированным переносом.

В сумматорах с последовательным переносом выход переноса cr каждого разряда подключен ко входу переноса cr самого младшего разряда. Таким образом, задача построения сумматора с последовательным переносом сводится к построению схемы одноразрядного сумматора. В сумматоре с последовательным переносом тракты переносов всех одноразрядных сумматоров соединены последовательно. Поэтому даже при минимальной задержке тракта переноса в 1t_з задержка n – разрядного сумматора будет не менее n t_з.

Для уменьшения задержки используется принцип параллельного переноса, когда входной перенос каждого разряда вырабатывается независимо от переноса соседнего младшего разряда. Для всех разрядов сигналы переноса формируются параллельно. Общая структурная схема многоразрядного сумматора с параллельным переносом представлена на рис 3.12

Рис 3.12. Сумматор с параллельным переносом

В этой схеме блоки суммы одинаковы для всех разрядов и реализуют функцию суммы. Блок переноса вырабатывает сигнал переноса одновременно для всех блоков суммы. Однако аппаратурные затраты такого сумматора превышают затраты сумматора с последовательным переносом и быстро растут с ростом разрядности. Поэтому разрядность реально используемых сумматоров с параллельным переносом редко превышает восьми.

Для ускорения переноса в сумматорах с большой разрядностью используется принцип группового переноса. Сумматор разбивается на группы, представляющие собой сумматоры с разрядностью от 2 до 8. Каждый такой мини сумматор  имеет свой вход переноса. При разбиении сумматора на группы соблюдают условие n=ml, где n-общее число разрядов сумматора;         l-число выделенных групп; m-число одноразрядных сумматоров.

Суть группового переноса заключается в том, что в дополнение к тракту переноса внутри группы строят тракт переноса между группами, который вырабатывает сигналы групповых переносов. При этом как в каждой группе, так и между группами возможны различные виды переноса. Среди таких структур наибольшее распространение получили схемы с цепным и параллельно-параллельным переносом.

Сумматоры с цепным переносом реализуют внутри выделенных групп параллельный перенос, в то время как между группами используется последовательный перенос. Такой подход позволяет повысить быстродействие по сравнению с последовательными сумматорами большой разрядности.

Сумматоры с параллельно-параллельным переносом реализуют как внутри группы, так и между ними принцип параллельного переноса. Такие сумматоры большой разрядности обладают наибольшим быстродействием.

Полусумматор - это комбинационное устройство выполняющее сложение разрядов двоичных чисел. В отличии от сумматора полусумматор воспринимает только два сигнала: сигнал разряда числа А и сигнал разряда числа В. Сигнал переноса полусумматор не воспринимает.

3.3.5 Мажоритарные элементы

Одним из приемов повышения достоверности данных на выходе цифровых устройств является троирование аппаратуры. При этом устанавливаются три одинаковых цифровых блока, на каждый из которых заводятся все входные величины. Выходные сигналы всех трех блоков поступают на специальный узел - мажоритарный элемент, который формирует из них выходной сигнал (рис.3.13).

Рис.3.13. Мажоритарный элемент

Обратите внимание на лекцию "Молодежь как социально-демографическая группа".

Мажоритарным элементом называется пороговая схема с нечетным числом входов n, выходной сигнал которой равен 1 только при поступлении на ее входы не менее К=(n+1)/2 входных сигналов равных 1. Таким образом если на мажоритарный элемент поступают сигналы от трех блоков то в случае отказа какого-либо одного из трех блоков сигнал на выходе мажоритарного элемента все равно останется верным.

На рисунке 3.14 показана схема узла мажорирования, восстанавливающего информацию при отказе одного из трех каналов. Блок 2 должен указывать номер неисправного канала, для чего она должна иметь как минимум два выхода – соответственно младший и старший разряды номера отказавшего канала. Сигнал на выходе М должен совпадать с сигналом входов, если все они одинаковы или одинаковы хотя бы два входных сигнала.

Рис.3.14. Узел мажорирования

1 –узел мажорирования;

2 –схема определения неисправного канала; М‑выход восстановленной информации.