Цифровые логические элементы
Лекция 12. Цифровые логические элементы
Классификация и основные параметры. Цифровые логические элементы на интегральных микросхемах (ИМС) — это микроэлектронные изделия, предназначенные для преобразования и обработки дискретных сигналов. В зависимости от вида управляющих сигналов цифровые ИМС можно разделить на три группы:
потенциальные, импульсные и импульсно-потенциальные.
Подавляющее большинство логических элементов относится к потенциальным, в них используются только потенциальные сигналы и совсем не используются импульсные сигналы.
В импульсных цифровых ИМС используются только импульсные сигналы и совсем не используются потенциальные. В таких ИМС управление осуществляется по перепаду потенциала во время импульса. При этом могут использоваться как положительные перепады, обозначаемые _^~, так и отрицательные, обозначаемые ~-.
В импульсно-потенциальных ИМС могут использоваться как потенциальные, так и импульсные сигналы. При этом импульсные входы, управляемые перепадом напряжения, обозначают косой чертой, указывающей направление перепада напряжения (/ или ).
Все логические элементы описываются набором параметров, которые оговорены в технических условиях (ТУ). Использование параметров, не записанных в ТУ, не разрешается, так как в процессе совершенствования изделия они могут изменяться. К основным параметрам логических элементов относятся:
• набор логических функций;
• число входов по И и по ИЛИ;
Рекомендуемые материалы
• коэффициент разветвления по выходу;
• потребляемая мощность;
• динамические параметры: задержка распространения сигнала и (или) максимальная частота входного сигнала.
В табл. 12.1 приведены основные логические функции, обозначения соответствующих элементов и их схемы.
Число входов по И и по ИЛИ лежит в пределах от 2 до 16. Если имеющегося числа входов недостаточно, то для их увеличения используются интегральные схемы расширителей по ИЛИ, обозначаемые ЛД.
Коэффициент разветвления по выходу характеризует нагрузочную способность логического элемента и определяется количеством входов однотипных элементов, которые можно подключить к выходу. В некоторых случаях в ТУ указывается максимальный выходной ток логического элемента.
Таблица 12.1 Основные логические функции
Элемент | Обозначение | Выполняемая функция и схема |
Сигнал на выходе логического элемента задерживается относительно входного сигнала Эта задержка определяет не только быстродействие цифровых схем, но и их работоспособность. Время задержки принято определять по уровню 0,51/„ и 0,5{/,ых> как показано на рис. 12 1. При этом задержка переднего фронта импульсного сигнала может отличаться от задержки заднего фронта и в результате длительность импульса на входе оказывается отличной от длительности импульса на выходе
Мощность, потребляемая логической ИМС, обычно зависит от сигналов, поданных на входы Для сравнения потребляемой ИМС мощности пользуются понятием средней мощности Рср, потребляемой базовым логическим элементом во включенном и выключенном состояниях. Это позволяет сравнивать по потребляемой мощности логические ИМС различных серий
Серийные логические ИМС. В зависимости от технологии изготовления логические ИМС делятся на серии, отличающиеся набором элементов, напряжением питания, потребляемой мощностью, динамическим параметрам и др Наибольшее применение получили серии логических ИМС, выполненные по ТТЛ (транзисторно-транзисторная логика), ЭСЛ (эмиттерно-связанная логика) и КМОП (комплементарная МОП логика) технологиям Каждая из перечисленных технологий совершенствовалась, поэтому в каждой серии ИМС имеются подсерии, отличающиеся по параметрам.
В ИМС, выполненных по технологии ТТЛ, в качестве базового элемента используется многоэмиттерный транзистор Упрощенная схема логического элемента И-НЕ с многоэмиттерным транзистором VT приведена на рис 122. Многоэмиттерный транзистор (МЭТ) отличается от обычного транзистора тем, что он
имеет несколько эмиттеров, расположенных так, что прямое взаимодействие между ними исключается. Благодаря этому переходы база-эмиттеры МЭТ можно рассматривать как параллельно включенные диоды.
Второй транзистор VT2 является инвертором сигнала, выполняющим функцию НЕ Если хотя бы на один эмиттер МЭТ подан низкий уровень, то ток базы VT2 равен нулю и на коллекторе VT1 будет высокий уровень Для того чтобы напряжение на коллекторе VT1 имело низкий уровень, необходимо на все эмиттеры МЭТ подать высокий уровень Благодаря этому алгоритму реализуется функция И-НЕ В более поздних сериях
Рис 12 1 Сигналы на входе и выходе логического элемента НЕ
Рис 12 2 Упрощенная схема логического элемента 2И-НЕ (ТТЛ)
ИМС, выполненных по технологии ТТЛ, использовался сложный инвертор с двуполярным ключом, а для исключения насыщения МЭТ применялись диоды Шотки с малым падением напряжения в прямом направлении (ТТЛШ).
Первым разработчиком ИМС по технологии ТТЛ является фирма Texas Instruments, которая выпустила ИМС серии SN74. Дальнейшие усовершенствования этой серии были направлены на повышение быстродействия и снижение потребляемой мощности В табл. 12.2 приведены серии отечественных микросхем и их соответствие различным сериям микросхем SN74/54.
Основные параметры ИМС ТТЛ различных серий приведены в табл 12.3. По сочетанию параметров наибольшее распространение получили ИМС серии SN74LS (серия 555). ИМС этой серии работают при напряжении питания +5 В ± 5%.
В ИМС, выполненных по технологии ЭСЛ, в качестве базового элемента используется дифференциальный усилитель. Упрощенная схема логического
Таблица 122 Серии логических ИМС ТТЛ
Серия | Аналог | Серия | Аналог |
SN74 | 155 | SN54 | 133 |
SN74L | 158 | SN54L | 136 |
SN74H | 131 | SN54H | 130 |
SN 74LS | 555 | SN 54LS | 533 |
SN74S | 531 | SN54S | 530 |
SN 74ALS | КР 1533 | SN 54LS | 1533 |
SN74F | КР 1531 | SN54F | 1531 |
Обозначения L (low) — маломощная серия, Н (high) — быстродействующая серия, LS (low, Shottky) — маломощная с диодами Шотки, S (Shottky) — с диодами Шотки, ALS — усовершенствованная с диодами Шотки, Р (fast) — сверхбыстродействующая
Таблица 12 3 Основные параметры ИМС ТТЛ
Серия ИМС | Потребляемая мощность, мВт | Задержка распространения,нс | Максимальная частота МГц | Коэффициент разветвления |
74 | 10 | 10,0 | 35 | 10 |
74L | 1 | 33,0 | 3 | 10 |
74Н | 22 | 6,0 | 50 | 10 |
74LS | 2 | 9,5 | 45 | 20 |
74S | 19 | 3,0 | 125 | 10 |
74ALS | 1 | . 4,0 | 50 | 40 |
74F | 4 | 2,0 | 130 | 33 |
элемента ИЛИ-НЕ с дифференциальным усилителем приведена на рис 12 3 Большое быстродействие ИМС ЭСЛ обусловлено тем, что в этих элементах транзисторы работают в ненасыщенном (линейном) режиме. На выходе элемента применяется эмиттерный повторитель, который обеспечивает быстрый заряд емкости нагрузки.
На рис 12 3 дифференциальный усилитель выполнен на транзисторах VT VT3, а эмиттерный повторитель на транзисторе VT4. Выходной сигнал можно снимать с инверсного выхода ДУ, как приведено на рис 12.3, что обеспечивает операцию НЕ, так и с неинверсного выхода (с коллектора VT3), что обеспечивает выполнение операции ИЛИ без инверсии.
Повышение быстродействия в этих элементах достигается также ограничением перепада выходного напряжения, что связано с уменьшением помехоустойчивости
Таблица 124 Серия и основные параметры ИМС ЭСЛ
Серия ИМС | Аналог | Потребляемая мощность, мВт | Задержка распространения,нс | Коэффициент разветвления | Напряжение питания,В |
МС 10000 (МС10К) | 100, 500 | 35 | 2,90 | 15 | -5,2 |
МС 100000 (МС100К) | 1500 | 40 | 0,75 | 20 | -4,5 |
ИМС ЭСЛ. Для ограничения перепада выходного напряжения используются источники опорного напряжения Ecu и смещения Ecu. Все входы дифференциального усилителя подключены через резисторы Rs к источнику питания, что позволяет неиспользуемые входы ИМС оставлять неподключенными.
Первым разработчиком ИМС по технологии ЭСЛ была фирма Motorola, которая выпустила серию ИМС МС 10000 (МС10К). В процессе усовершенствования этих ИМС была выпущена серия МСЮОООО (МС100К).
Основные параметры ИМС ЭСЛ и их отечественные аналоги приведены в табл. 12.4. Микросхемы серий 500 и 1500 имеют несколько отличающиеся напряжения питания (-5,2В и -4,5В), однако по уровням входных и выходных логических сигналов они совместимы. Напряжение логического нуля равно -1,8В, а напряжение логической единицы равно -0,9 В.
В ИМС, выполненных по технологии КМОП, в качестве базового элемента используются ключевые схемы, построенные на комплементарных МОП-транзисторах. На рис. 12.4 приведена схема логического элемента И-НЕ, выполненного по технологии КМОП. Эта схема состоит из двух групп ключей на полевых транзисторах Л, 73 и 72, 74. Каждая группа управляется одним сигналом X, или X,.
Рис. 12.4. Упрощенная схема логического элемента 2И-НЕ (КМОП)
При подаче сигналов Х^=Х2=«Ь> ключи на транзисторах 7^ и 72 размыкаются, а ключи на транзисторах ТЗ и Г4 замыкаются. В результате сигнал на выходе Y=X^X-i.
Применение полевых транзисторов с изолированным затвором обеспечивает высокое входное сопротивление микросхем КМОП. Благодаря малой входной емкости и высокому сопротивлению микросхемы КМОП чувствительны к статическому электричеству. Пробой изоляции под затвором происходит при напряжении около ЗОВ, в результате чего транзистор повреждается. ЗащитаТаблица 12. Серии логических ИМС КМОП
Серия ИМС | Аналог | Фирма-разработчик | Напряжение питания, В |
CD4000. | 164, 176 | RCA | 9 |
CD4000A | 561, 564 | RCA | 3...15 |
MCI4000A | то же | Motorola | то же |
CD4000B | КР1561 | RCA | 3...18 |
54НС | 1564 | 2...6 |
входов ИМС КМОП осуществляется с помощью встроенных диодов или стаби-литронов, подключенных к линиям питания ИМС.
| Достоинствами ИМС КМОП являются малая потребляемая мощность и высокая помехозащищенность в сочетании с высоким быстродействием и нагрузочной
: способностью. Питание таких ИМС производится от источника напряжения +5...+15В.
Разработка первых ИМС КМОП серии CD4000 была выполнена фирмой RCA в 1968 г. Позднее эта фирма выпустила еще две серии усовершенствованных ИМС CD4000A и CD4000B. Основные серии ИМС КМОП, их отечественные аналоги и фирмы-разработчики приведены в табл. 12.5. По сравнению с ИМС ТТЛ микросхемы КМОП имеют следующие достоинства:
• малая потребляемая мощность в диапазоне частот до 2 МГц (мощность в статическом режиме не превышает 1 мкВт);
• большой диапазоне напряжений питания (от 3 до 15 В);
• очень высокое входное сопротивление (больше 1 МОм);
• большая нагрузочная способность (коэффициент разветвления больше 50). К недостаткам ИМС КМОП относятся:
• большие времена задержки (др 100нс);
Таблице! 12.6 Основные параметры ИМС КМОП
Серия ИМС | Потребляемая мощность, мВт | Задержка распространения,нс | Максимальная частота, МГц | Коэффициент разветвления |
CD4000 | 30 | 200 | 5 | 50 |
CD4000A | 50 | 100 | 5 | 50 |
CD4000B | 100 | 30 | 10 | 100 |
54НС | 100 | 10 | 50 | 50 |
• повышенное выходное сопротивление (до 1 кОм);
• значительный разброс всех параметров.
Уровни выходных сигналов зависят от напряжения питания. Уровень логической «I» равен примерно 0,8Д'пит» а уровень логического «О» — от 0,3 до 2,5В. Основные характеристики различных серий ИМС КМОП приведены в табл. 12.6.
Совершенствование технологии ИМС КМОП привело в настоящее время к тому, что характеристики наиболее быстродействующих ИМС КМОП серии 54НС практически сравнялись с характеристиками ИМС ТТЛ серии SN74LS.
Лекция 13. Триггеры
Основные сведения. Триггерами называют большой класс электронных устройств, обладающих способностью длительно находиться в одном из двух или более устойчивых состояний и чередовать их под воздействием внешних сигналов. В отличие от комбинационных логических схем, триггеры — это логические устройства с памятью. Их выходные сигналы в общем случае зависят не только от сигналов, приложенных к входам в данный момент времени, но и от сигналов, воздействовавших на них ранее. В зависимости от свойств, числа и назначения входов триггеры можно разделить на несколько видов.
Виды триггеров. Триггер Г(рис. 13.1) можно представить в общем случае как устройство, состоящее из ячейки памяти ЯП и логического устройства ЛУ управления, преобразующего входную информацию в комбинацию сигналов, под воздействием которых ЯП принимает одно из двух устойчивых состояний.
Информационные сигналы поступают на входы А и В ЛУ и преобразуются в сигналы, поступающие на внутренние входы S' и R' ЯП. Процесс преобразования информационных сигналов осуществляется при воздействии сигналов, подаваемых на вход Т предустановки и вход С синхронизации. Вход Т обычно
используется для разрешения приема информации, а исполнительный вход С обеспечивает тактируемый прием информации. В простейшем триггере ЛУ может отсутствовать, а информационные сигналы подаются непосредственно на входы S и R ЯП.
При наличии входа С триггер называют синхронным, а при его отсутствии — асинхронным. Изменение состояния асин-
Рис. 13.1. Обобщенное устройство триггера
хронного триггера происходит сразу же после соответствующего изменения потенциалов на его информационных входах А и В. В синхронном триггере изменение состояния может произойти только в момент присутствия соответствующего сигнала на входе С. Синхронизация может осуществляться импульсом (потенциалом) или фронтом (перепадом потенциала) В первом случае сигналы на информационных входах оказывают влияние на состояние триггера только при разрешающем потенциале на входе С. Во втором случае воздействие информационных сигналов проявляется только в момент изменения потенциала на входе С, т е. при переходе его от 1 к 0 или от 0 к 1. Универсальные триггеры могут работать как в синхронном, так и в асинхронном режимах
Основные типы триггеров в интегральном исполнении получили следующие названия, ^-триггер, ./^-триггер, ^-триггер, Г-триггер.
SR-триггер имеет два информационных входа S и R. Подача на вход >S' сигнала 1, а на вход R сигнала 0 устанавливает на выходе Q триггера сигнал 1. Наоборот, при сигналах S=0 и R=l сигнал на выходе триггера 6=0. Функционирование 57?-триггера определяется уравнениями.
Для SR -триггера комбинация S=l и R=l является запрещенной После такой комбинации информационных сигналов состояние триггера будет неопределенным на его выходе Q может быть 0 или 1.
Существуют разновидности .УТг-триггеров, называемые Е-, R- и .У-триггерами, для которых сочетание S=R=l не является запрещенным. Я-триггер при S=R=l не изменяет своего состояния (Qn^Qn-i) ^-триггер при S^R^l устанавливается в состояние 6=1, а 7?-триггер в этом случае устанавливается в состояние 6=0.
^-триггеры могут быть асинхронными или синхронными (в этом случае у них имеется вход С).
JK-триггер имеет также два информационных входа J и К Подобно ^-триггеру, в JK-триггере J и К - это входы установки выхода Q триггера в состояние 1 или 0. Однако, в отличие от ^-триггера, в ^-триггере наличие J=K= 1 приводит к переходу выхода Q триггера в противоположное состояние ./.^-триггеры синхронизируются только перепадом потенциала на входе С. Условие функционирования /ЛГ-триггера имеет вид Qn=(•fQ+KQ)^.
D-триггер, или триггер задержки, при поступлении синхросигнала на вход С устанавливается в состояние, соответствующее потенциалу на входе D Уравнение функционирования Д-триггера имеет вид бд=Д„,1 Это уравнение показывает, что выходной сигнал Qn изменяется не сразу после изменения входного сигнала D, а только с приходом синхросигнала, т е. с задержкой на один период импульсов синхронизации (Delay — задержка)
Синхронизация Д-триггера может осуществляться импульсом или фронтом.
Т-триггер, или счетный триггер, изменяет состояние выхода по фронту импульса на входе С Кроме синхровхода С 7-триггер может иметь подготовительный вход Т. Сигнал на этом входе разрешает (при Т= 1) или запрещает (при Г=0) срабатывание триггера от фронтов импульсов на входе С. Функционирование Г-триггера определяется уравнением Qn=(QT+QT)n-^• Из этого уравнения
Рис. 13.2. Асинхронный SR -триггер (а) и его условное схематическое обозначение (б)
следует, что при Т= 1 соответствующий фронт сигнала на входе С переводит триггер в противоположное состояние. Частота изменения потенциала на выходе Г-триггера в два раза меньше частоты импульсов на входе С. Это свойство Г-триггера позволяет строить на их основе двоичные счетчики. Поэтому эти триггеры и называют счетными. Счетный триггер без входа Т ведет себя так же, как и Г-триггер при Г= 1.
Принципы построения триггеров. Простейший асинхронный SR -триггер состоит из двух ячеек И-НЕ (или ИЛИ-НЕ), замкнутых в кольцо (рис. 13.2 а), и по существу представляет ЯП без дополнительного ЛУ. Аналогичный ^-триггер в интегральном исполнении изображен на рис. 13.26. Переключение 57?-триггеров, изображенных на рис. 13.2, производится сигналом «О», подаваемым на входы S или R . Такие простейшие триггеры входят во все типы более сложных триггеров.
Простейший синхронный 57?-триггер содержит кроме ЯП еще ЛУ из двух ячеек И-НЕ (рис. 13.3 а). Аналогичный >57?-триггер в интегральном исполнении изображен на рис. 13.3 б. Переключение ^-триггеров, изображенных на рис. 13.3,
Рис. 13.3. Синхронный 57?-трИ1тер (а) и его условное схематическое обозначение (б)
производится сигналом «I», подаваемым на входы S или R, или только при наличии синхросигнала С= 1.
./ЛГ-триггер выполняется по двухступенчатой структуре, состоящей из двух синхронных ^-триггеров и двух логических схем И-НЕ (рис. 13.4 а). Для этой схемы S=JQ и R1=KQ. Если У=1 и К=0, то при Q=0 получим 5'1=1, и после окончания первого тактового импульса на входе С триггер установится в состояние 6=1.
Если J= и К=0, то при Q=l оба входных сигнала триггера первой ступени SI и RI будут равны «О» и, соответственно, весь двухступенчатый триггер не будет изменять своего состояния при приходе синхроимпульсов на вход С Таким образом, при 7=1 и К=0 выход триггера Qn^l, если (2„-i=0 или 6„-i=l Подобным же образом по отношению к состоянию Q= 0 действует сигнал К= при /=0.
Если же J=K=, то получим S1=1 и R1=0 при Q=0 или S1=0 и R1=1 при 6=1. Вследствие этого при J=K=l триггер переключится в противоположное состояние при соответствующем фронте сигнала на входе С.
Аналогичный /ЛГ-триггер в интегральном исполнении показан на рис. 1346.
Д-триггер состоит из ЯП и ЛУ на двух ячейках И-НЕ, включенных по схеме рис 13.5 а. Д-триггер, изображенный на рис. 13.5 о, устанавливается в состояние Q=D только при С=1. Аналогичный Р-триггер в интегральном исполнении показан на рис. 13.56. Д-триггер, тактируемый фронтом, построен на двух /)-тригге-рах, тактируемых импульсом (рис. 13.6 а). На схеме рис. 13.6 а информационный вход D2 соединен с выходом QI. Синхросигнал подается на обе ступени, но в триггере второй ступени он инвертируется. Благодаря этому при любом сигнале на входе С (С=0 или С=1) один из двух триггеров не реагирует на сигнал, поступающий на его информационный вход. В результате как при С=0, так и при С= 1 изменение сигнала на входе D не приведет к непосредственному изменению выходного сигнала Q. И только в тот момент времени, когда потенциал С переходит из «I» в «О», возможно изменение сигнала Q.
При С=1 триггер первой ступени воспринимает информацию со входа D. Когда же происходит изменение сигнала на входе С и он становится равным «О», производится прием информации триггером второй ступени с выхода триггера
Рис 13.4 JK-трпггер (а) и его условное схематическое обозначение (б)
Рис. 13.5. Д-триггер (а) и его условное схематическое обозначение (б)
первой ступени. Переход сигнала на входе С из «I» в «О» отражен косой чертой () на входе С.
Счетный Г-триггер можно построить на .//^-триггере или на 23-триггере. Для построения Т-триггера на .Ж-триггере нужно сделать входы J=K=l (рис. 13.7 а). Тогда каждый импульс на входе С будет изменять состояние триггера на противоположное, т. е. он превратится в Г-триггер.
Для построения счетного Г-триггера на ^-триггере необходимо соединить его вход D с инверсным выходом Q, т.е. сделать D=Q (рис. 13.76). В такой схеме каждый переход 1/0 на входе С будет приводить к переходу триггера в противоположное состояние. Например, если б„=1, то @„ ==/),,= 0, и поэтому очередной тактовый импульс переведет триггер в новое состояние, т. е. сделает 6„+i=Z>„=0.
Интегральные микросхемы триггеров. Промышленность выпускает большое количество интегральных микросхем триггеров, построенных на диодно-транзис-торной логике (ДТЛ), транзисторно-транзисторной логике (ТТЛ), эмиттерно-связанной логике (ЭСЛ), комплементарных полевых транзисторах (КМОП).
В табл. 13.1 приведены основные типы триггеров различных серий интегральных микросхем. Условное обозначение интегральных микросхем триггеров состоит из обозначения серии (трех или четырех цифр), функционального назначения (двух букв) и порядкового номера разработки (от одной до трех цифр).
Рис. 13.6. Д-триггер, тактируемый фронтом (а), и его условное схематическое обозначение (б)
Рис. 137. Счетный Г-триггер на ТЛ^-триггере (а) и на Д-триггере (б)
По функциональному назначению триггеры имеют следующие обозначения: ТР — ^-триггеры, ТВ — 7^-триггеры, ТМ — Д-триггеры, ТТ — Г-триггеры, ТП — прочие триггеры.
Основные параметры интегральных микросхем триггеров можно разделить на две группы: статические и динамические. К статическим параметрам относятся:
входное напряжение высокого £/'ax и низкого U^ уровней, ток потребления от источника питания, напряжение С/пит. нагрузочная способность (ток /„, отдаваемый в нагрузку, или количество Кру, микросхем той же серии, подключаемых к выходу триггера), потребляемая мощность р^[ от источника питания. К динамическим параметрам триггеров относятся, время г0-' переключения из низкого уровня в высокий, время l1 ° переключения из высокого уровня в низкий, максимальная частота /макс переключения. Большинство перечисленных параметров определяется серией микросхемы и типом применяемой логики.
Интегральный триггер 155ТВ1 имеет дополнительные внешние S и R входы. Эти входы имеют приоритет по отношению к другим входам. При низком уровне S'=R=0 состояние выходов триггера неопределенное. При противоположных уровнях на S и R входах входы С, J, К не действуют. При высоком
Таблица 13 1 Параметры интегральных микросхем триггеров
Наименование триггера | Тип логики | Функциональное назначение | с7,,.,. в | Лют' мВт | t/„, в | f", нс | Д.«. МГц |
555ТР2 | ТТЛ | Четыре SR-триггера | 5,0 | 35,0 | 2,5 | 22,0 | 25 |
155ТВ1 | ТТЛ | JK-триггер | 5,0 | 100,0 | 2,5 | 40,0 | 15 |
555ТМ2 | ТТЛ | Два D-триггера | 5,0 | 30,0 | 2,5 | 20,0 | 30 |
561ТР2 | кмоп | Четыре SR-триггера | 15,0 | 0,1 | 7.2 | 200,0 | 5 |
561ТВ1 | кмоп | Два JK-триггера | 15,0 | 0,1 | 7,2 | 150,0 | 5 |
561ТМЗ | кмоп | Четыре D-триггера | 15,0 | 0,1 | 7,2 | 150,0 | 5 |
500ТМ133 | эсл | Четыре D-триггера | -5,2 | 350,0 | -1,0 | 3,5 | 100 |
Таблица 13.2 Состояния триггера 555ТР2
Вход | |||
si | S2 | R | Выход |
0 | о | 0 | 1 |
0 | х | 1 | 1 |
х | 0 | 1 | 1 |
1 | 1 | о | 0 |
1 | 1 | 1 | Без изменений |
Примечание: х — неопределенное состояние (т. е. О или 1).
Таблица 13.3 Состояния триггера 155ТВ1
Входы | Вых | оды | |||||
Режим работы | S | R | С | J | к | Q | Q |
Асинхронная установка | 0 | 1 | X | Х | х | 1 | о |
Асинхронный сброс | 1 | 0 | X | Х | х | О | 1 |
Не определено | 0 | 0 | X | Х | х | 1 | 1 |
Переключение | 1 | 1 | я | 1 | 1 | ||
Сброс в 0 | 1 | 1 | я | О | 1 | 0 | 1 |
Установка в 1 | 1 | 1 | я | 1 | О | 1 | О |
Хранение | 1 | 1 | я | о | 0 |
Таблица 13.4 Состояния триггера 555ТМ2
Вхо | ды | Вых | оды | |||
Режим работы | S | R | С | D | Q | Q |
Асинхронная установка | 0 | 1 | х | Х | 1 | 0 |
Асинхронный сброс | 1 | 0 | х | Х | о | 1 |
Не определено | 0 | о | х | Х | 1 | 1 |
Установка в 1 | 1 | 1 | т | 1 | 1 | 0 |
Сброс в 0 | 1 | 1 | т | В лекции "10 Помехоустойчивое кодирование, кодеки дискретного канала" также много полезной информации. о | о | 1 |
уровне S=R=l, микросхема работает как ЛС-триггер. Кроме того, входы J и К
имеют входную логику типа И. Состояния триггера 155ТВ1 приведены в табл. 13.3.
Интегральный D-триггер 555ТМ2 также имеет дополнительные S и R входы, которые можно использовать для предустановки выхода. Его состояния приведены в табл. 13.4.