Арифметико-логическое устройство

5 Функциональные  блоки  МП.

5.1 Арифметико-логическое устройство

5.1.1 Сумматоры

       В зависимости от типа операций АЛУ может оперировать одним или двумя словами данных и, следовательно, пользоваться одним или двумя входными портами. К  операциям выполняемым АЛУ всех типов относятся следующие:

арифметические  сложение и  вычитание, операции , логические сложение и умножение, исключающее ИЛИ, инверсия, сдвиги вправо и влево. Перечисленные операции выполняются  с использованием только аппаратных средств, заложенных в АЛУ. Более сложные операции, например такие, как арифметические  умножение  и  деление  выполняются программно путём комбинаций описанных  элементарных операций. АЛУ относится к комбинационным устройствам, так как не содержит элементов памяти. Поэтому  значения его выходных сигналов определяются  исключительно комбинацией входных сигналов.

       Анализ роботы ЭВМ показал, что около 50% выполняемых ею операций являются операциями арифметического сложения. Поэтому быстродействие ЭВМ определяется главным образом временем выполнения операций арифметического сложения. При этом быстродействие сумматоров определяется  частотными свойствами используемой элементной базы и видом реализуемых функций  алгебры логики (ФАЛ).

       Сумматором называется комбинационное устройство, предназначенное для выполнения операции  арифметического сложения чисел, представленных в двоичных кодах. Сумматоры  являются одним из основных узлов АЛУ.

       Классификация сумматоров может быть выполнена по различным признакам. По числу выводов различают: полусумматоры, одноразрядные сумматоры и многоразрядные сумматоры. Полусумматором называется устройство  для сложения двух одноразрядных кодов, имеющее два входа и два выхода и формирующее из сигналов входных слагаемых сигналы суммы и переноса в старший разряд. Таблица истинности полусумматора показана ниже.

Рекомендуемые материалы

                                                                          

       ФАЛ, описывающая алгоритм работы полусумматора, будет следующей

                           (1)   

                                                 (2)

 Функция (1) называется функцией исключающее или, иначе суммой по модулю два.

         С целью упрощения выражение (1) записывают следующим образом

                    s=xÅy.

Операция  называется операцией исключающее ИЛИ-НЕ.

                                              (3)

       Техническая реализация выражения (1) приведена на рисунке.

Условное обозначение операции ИСКЛЮЧАЮЩЕЕ ИЛИ

                             

                                                                                                   

                                                                                                     

Данная схема построена исходя из тождества

                                                         

Тождество вытекает из правил де Моргана                              

;             .

       Условное обозначение полусумматора.    

       Одноразрядным сумматором называется устройство для сложения двух одноразрядных кодов, имеющее три входа и два выхода и формирующее из сигналов входных слагаемых и сигнала переноса из младших разрядов  величины суммы и переноса в старший разряд  .

       Таблица истинности одноразрядного сумматора показана ниже. Таблица записана для i-ых разрядов складываемых чисел. ФАЛ, описывающие работу одноразрядного сумматора, и соответствующие таблице истинности будут следующими

            

            (4)

 

                              (5)

       Функционирование одноразрядного сумматора определяется ФАЛ (4) и (5). Одноразрядный сумматор строится на двух полусумматорах.

Многоразрядным  сумматором называется устройство, предназначенное для сложения двух многоразрядных кодов, формирующее на выходе  код суммы и сигнал переноса. Многоразрядные  сумматоры подразделяются на последовательные  и параллельные.

 В последовательных сумматорах операция сложения выполняется последовательно разряд за разрядом, начиная с младшего. В параллельных все разряды входных кодов суммируются одновременно.

Различают комбинационные сумматоры - устройства, не имеющие собственной памяти, и накапливающие сумматоры, снабженные собственной внутренней памятью, в которой аккумулируются результаты выполненной операции.

В АЛУ широко используют многоразрядные параллельные сумматоры.

       Структурная схема комбинационного параллельного сумматора с последовательным  переносом показана ниже.

       4-х разрядный сумматор выполнен с использованием трёх одноразрядных сумматоров и одного полусумматора. Разряды кодов слагаемых подаются на входы сумматоров, выходы суммы которых присоединяются  к логическим элементам И.

        Логические элементы И используются, как ключи, на вторые входы которых подаётся сигнал Z, определяющий момент считывания результата. Выход сигнала переноса сумматора нулевого разряда подается на вход переноса сумматора первого  разряда и т.д.

        Реальные схемы многоразрядных сумматоров строятся только с применением одноразрядных сумматоров, что позволяет, используя их последовательное включение, увеличить разрядность кодов слагаемых.

         Время выполнения операции сложения в данной схеме определяется последовательным переносом  сигнала  p из разряда в разряд. Сигнал Z для считывания результата  подается не ранее, чем после передачи сигнала переноса по всем разрядам сумматора.

        Таким образом, скорость суммирования параллельных  сумматоров ограничивается только использованием последовательного принципа передачи сигнала переноса. Увеличение разрядности слагаемых ещё больше ухудшает положение. Для повышения скорости вычислений используют сумматоры с параллельным переносом.

         Суть построения сумматоров  с параллельным переносом состоит в отказе от использования при суммировании i-х разрядов слагаемых сигнала переноса, сформированного при суммировании предыдущих  (i-1)-х разрядов. В каждом разряде, как сигнал суммы, так и сигнал переноса непосредственно формируются из входных переменных. Устройство, формирующее сигналы переноса из значений входных кодов, называют блоком ускоренного переноса (БУП) или схемой ускоренного переноса (СУП). Поясним возможность реализации такого решения.       

       Ранее было показано, что логическое выражение для образования сигнала переноса в данном разряде  имеет следующий вид:

 

Преобразуем это   выражение.

(6)

       Здесь применена  теорема упрощения   ;

Теорема поглощения    А+АВ=А

Также другие тождества:  ; ; ;  AA=A;   A+1=1;  A*0=0;

A*1=A.

       Вводятся следующие понятия

 - функция переноса;

 - функция передачи переноса.

       Тогда запись (6) преобразуется к виду

                                                             .

Из полученного выражения следует, что возникновение переноса в данном i-том разряде возможно в случаях:

1) если равны единицы значения суммируемых разрядов();

2) если перенос не вырабатывается в данном разряде, а проходит через него из предыдущего разряда (=1).

       Покажем способ формирования переноса в i–ом разряде параллельного сумматора.

 

       Выполняя аналогичные действия  вплоть до нулевого разряда, находят логическое выражение (ФАЛ), описывающее закон формирования  сигнала переноса в произвольном разряде

,                (7) 

где p - сигнал переноса, переданный на вход схемы при последовательном соединении  нескольких однотипных устройств.

       Для реализации переноса в каждом разряде требуется иметь i+1 схем И с числом входов от 1 до i+1 и одну схему ИЛИ с i+1  входами. Так как общее число схем для  выработки  одновременного переноса равно ,то при больших i построение сумматоров с цепями параллельного переноса практически невозможно. Обычно в этом случае ограничиваются четырьмя разрядами (i£ 4). При необходимости разработки сумматоров с большей разрядностью применяют устройства с групповой структурой.

       Сумматоры с цепным переносом реализуют внутри выделенных групп параллельный перенос, а между группами используется последовательный перенос.

5.1.2 Операции АЛУ.

       Рассмотрим работу АЛУ на примере схемы показанной ниже. Принципиальная схема одного разряда АЛУ выполнена в базисе логических элементов ИЛИ-НЕ. На входы АЛБ поступает входная информация  А В (значения -го разряда слагаемых ) из буферных регистров. Арифметико-логический блок состоит из трёх ступеней:

1-ступень логических операций и формирования полусумм;

2-ступень генерации переносов;

3-ступень формирования полных сумм.

       На входы S-S подаются коды выполняемой операции. Код  S-S формируется в устройстве управления и входит в состав микрокоманд. Перечень выполняемых операций в зависимости от значений кодов S-S приведен  в  таблице 1.

Таблица 1.

       В таблице приняты следующие обозначения:

Ú- операция  дизъюнкции;

Ù-операция конъюнкции;

Å-операция неравнозначности;

(+)- операция сложения;

(-)- операция вычитания.

Обратите внимание на лекцию "20. Сфера-5".

       АЛУ  выполняет 16 логических и 16 арифметических операций. Тип выполняемой операций определяется уровнем управляющего сигнала . Если =1, то в схеме блокируются все внутренние переносы и она поразрядно выполняет логические операции. При =0 разблокируются внутренние переносы и АЛУ выполняет арифметические операции. Схема снабжена входом р и выходом р переноса, а также выходами  и , используемыми при построении цепей ускоренного переноса.

       На выходе ступени 1 формируются функции полусумм , функция переноса   и функция передачи переноса . Функция полусуммы предназначена для формирования  результата суммирования с учетом переноса из соседнего младшего разряда р на 3-ю ступень АЛБ.

       Функция  определяет условия генерации переноса в данном разряде =. Функция  определяет условия передачи переноса р из соседнего младшего разряда в следующий более старший =. Перенос от і-го  разряда в процессе двоичного сложения определяется выражением (7). В соответствии с  уравнением (7) строятся схемы, определяющие перенос для каждого разряда АЛБ.

       При выполнении логических операций переносы не распространяются. На 3-й ступени образуется полная сумма из полусумм, формируемых на 1-ой ступени, и переносов, формируемых на 2-ой  ступени.

       Быстродействие АЛУ в большой степени зависит от способа  организации переносов. При параллельном переносе  во 2-ой ступени формируются параллельно все сигналы переноса для каждого разряда на основании функций   и  в предыдущих разрядах в соответствии (7). Такая организация сигнала переноса обеспечивает лучшее быстродействие, но требует аппаратных затрат при большом числе разрядов АЛУ.

       При групповом переносе АЛУ разделяется на равные по числу разрядов группы. В каждой группе организуется параллельный перенос и создаётся перенос из группы в следующую по старшинству.