Диссертация (Синтез и реализация параллельного цифро-аналогового преобразователя с повышенными динамическими характеристиками), страница 7

То естьмаршрут проектирования будет таким, как показано на рисунке 2.10 слева. При большихразрядностях (6 и более разрядов) данные способы из-за степенного роста числаэлемента,несмотрянаописанныеспособыупрощенияпроцессаразработкидешифраторов большой разрядности, оказываются трудоёмкими, особенно в частиформирования топологии.40Традиционный ручноймаршрут проектированияТрадиционныйавтоматизированныймаршрут проектированияПредложенный маршрутпроектированияТребования поразрядности, задержке иплощадиТребования поразрядности, задержке иплощадиТребования поразрядности, задержке иплощадиПодготовка программына языке MatLabФормированиелогических функцийФормированиеописания дешифраторана языке описанияаппаратурыФормированиеописания дешифраторана языке описанияаппаратурыВ ручном режимеМинимизациялогических функцийСинтез цепочеклогических элементов сиспользованием САПРСинтез цепочеклогических элементов сиспользованием САПРВ автоматическом илиавтоматизированномрежимеСформированиецепочек логическихэлементовСинтез топологии сиспользованием САПРСинтез топологии сиспользованием САПРРазработка топологииРисунок 2.10 – Маршруты проектирования дешифратораДля цифровых схем, к которым относится дешифратор, существуют инструменты,позволяющие на порядки ускорить процесс разработки за счёт, практически, полнойавтоматизации как процесса формирования схемы, так и топологии.

К такиминструментам относятся, например, Cadence Encounter и Synopsys Design Compiler. Дляработы с такими инструментами необходимо сформировать файл описания дешифраторанаязыкеописанияаппаратуры(HDL–hardwaredesignlanguage).Маршрутпроектирования с помощью таких инструментов показана на рисунке 2.10 по центру.Попытка автоматизации с использованием таких САПР предпринималась в работе [2.9],где было разработано описание 8-ми разрядного дешифратора на языке VHDL.

Однаконикакой методики синтеза дешифратора представлено не было.Несмотря на то, что в п. 2.1.6 было предложено формализованное обобщённоеправило построения логических функций выходов дешифратора, сложность правила,описанного в п. 2.1.6, не позволяет реализовать его с помощью средств языка описанияаппаратуры, обеспечив при этом соответствие стандартам синтезируемого кода, то естькода, пригодного для последующего формирования схемы в автоматическом режиме.41Так как правило итерационное, то для описания соединений между блоками попредложенномуправилу,следуетиспользоватьконструкцию-цикл«generate».Ограничение этой конструкции состоит в том, что переменная-индекс этого цикла можетбыть использована только как индекс. Предложенное же правило предполагает, что длявыбора операции на каждом шаге требуется проводить анализ соответствующегозначения разряда ai.

А для получения значения ai нужно преобразовать номер выходадешифратора, являющегося переменной-индексом цикла, в двоичное представление,что недопустимо.Как следствие, под каждую разрядность для формирования файла описаниядешифратора разработчику потребуется самостоятельно по этому правилу описыватькаждую логическую функцию выхода дешифратора. Такой маршрут проектирования хотьи позволяет сократить сроки разработки за счёт автоматизации последующих этапов, темне менее не реализует в полной мере возможности автоматизации процессапроектирования дешифратора.Эту сложность в данной работе предлагается решать следующим образом.

Спомощью языка более высокого уровня, не имеющего ограничений языков описанияаппаратуры, необходимо написать программу для генерации готового файла описаниядешифратора произвольной разрядности на требуемом языков описания аппаратуры. Вданной работе в качестве языка высокого уровня выбран язык MatLab, а в качествецелевого языка описания аппаратуры выбран наиболее востребованный язык Verilog.Тогда маршрут проектирования изменится и будет выглядеть так, как показано на рисунке2.10 справа.

То есть теперь разработчику необходимо один раз подготовить программудля генерации по предложенному правилу файла с описанием дешифратора, чтобывпоследствии при разработке дешифратора произвольной разрядности проходить весьмаршрут проектирования в автоматическом режиме.Пример такой программы на языке MatLab представлен на листинге 2.1. Примерсгенерированного файла описания для 4-х разрядного дешифратора показан на рисунке2.10.Листинг 2.1 – Пример программы на языке MatLab для генерации файла описаниядешифратора42function [Module]% Setup namesVar_input=Var_output == Verilog_ThermoDecoder(Resolution, filename)of input and output variables"In";"Out";header = "module ThermoDecoder_" + Resolution + "bit (" +...Var_input + ", " + Var_output + ");" + newline +newline + ..."input [" + (Resolution-1) + ":0] " + Var_input +";" + newline + ..."output [" + (2^Resolution-1) + ":1] " + Var_output+ ";";body = "";ending = "endmodule" + newline;for k = 1:(2^Resolution - 1)Output_binary = de2bi(k, Resolution, 2, 'right-msb');Output_expression = "";flag = 0;for i = 0:Resolution-1if (flag == 0)if (Output_binary(i + 1) == 1)flag = 1;Output_expression = Var_input + "[" + i +"]";endelseif (Output_binary(i + 1) == 1)Output_expression = Var_input + "[" + i +"] & (" ...+ Output_expression + ")";elseOutput_expression = Var_input + "[" + i +"] | (" ...+ Output_expression + ")";endendendOutput_expression = "assign " + Var_output + "[" + k+ ..."] = " + Output_expression + ";";body = body + newline + Output_expression;endModule = "`timescale 1ns/10ps" + newline + newline + ...header + newline + body + newline + newline +ending;43fileID = fopen(filename, 'wt');fprintf(fileID, Module);fclose(fileID);endРисунок 2.11 – Пример сгенерированного Verilog файла для 4-х разрядного«термометрического» дешифратораПолученный Verilog файл полностью соответствует стандартам синтезируемого кодаиможетпроходитьчерезстандартныймаршрутцифровогопроектирования:моделирование, синтез, формирование топологии, объединение с аналоговой частью.Покажем, что сформированный файл на рисунке 2.11 может быть использован длядальнейшей работы в средах проектирования цифровых устройств.

Проведём процедурутак называемого «синтеза кода», когда по файлу описания на языке описания аппаратурыстроится файл со списком соединений цифровых ячеек из библиотеки. Синтез кода будетпроводиться в среде Cadence Encounter с использованием библиотеки цифровых ячеекдля технологии «кремний на изоляторе» X-FAB XT018. Полученный файл со спискомсоединений цифровых ячеек показан на рисунке 2.10. Результаты моделированиясинтезированного кода показаны на рисунке 2.11, подтверждающие, что корректноефункционирование модуля дешифратора.

Иначе говоря, программа генерации файлаописания на языке высокого уровня написана правильно, а получаемые с помощью неёфайлы пригодны для работы в средах проектирования цифровых устройств.44Рисунок 2.12 – Код синтезированного модуля 4-х разрядного дешифратора термометраРисунок 2.13 – Результаты моделирования синтезированного 4-х разрядногодешифратораТакимобразом,можносформулироватьметодикуструктурногосинтеза«термометрического» дешифратора:1.

На основе правила п. 2.1.6 на языке высокого уровня, например, MatLab,необходимонаписатьпрограмму,длягенерациифайлаописаниядешифратора на целевом языке описания аппаратуры;2. С помощью программы п. 1 сгенерировать файл описания дешифраторатребуемой разрядности;453. С использованием среды цифрового проектирование (например, SynopsysDesign Compiler или Cadence Encounter) и библиотеки цифровых ячеек дляцелевой технологии получить файл со списком соединений цифровых ячеек;4. Для файла, полученного в п.

3, провести генерацию топологии дешифраторас использованием средств проектирования п. 3;5. Провести перенос полученной топологии в среду, где производитьсяразработка аналоговой части ЦАП (например, Cadence Virtuoso).Использование данной методики структурного синтеза дешифратора позволяетзначительно сократить сроки разработки сроки разработки ЦАП с разрядностью 8 иболее бит. Недостатком данного решения является необходимость как в наличие САПРдля автоматического проектирования цифровых устройств, так и в наличии подходящейбиблиотеки цифровых ячеек под целевую технологию. Кроме того, стоит иметь в виду,что так как среды цифрового проектирования работают на уровне готовых цифровыхячеек по строгим регламентам компоновки, то получаемые дешифраторы уступают похарактеристикам дешифраторам, полученным разработчиком при самостоятельномпроектировании схемы и топологии, где работа осуществляется на уровне отдельныхтранзисторов.

Например, в работе [2.10] для сокращения габаритных размеровдешифратор потребовалось разбить на 2 независимые части, что невозможно в рамкахпредложенного маршрута проектирования.2.3 ВыводыВ данной главе проведён обзор нескольких известных способов построения«термометрического» дешифратора и проведено их сравнение. Отмечено, чтодвухмерное дешифрирование может быть обобщено на случай произвольного числагрупп, на которые будет разбит входной код. Для многомерного дешифрированиясуществует оптимальное число групп, на которое разбивается входной код, позволяющееминимизировать задержку дешифратора. Однако многомерное дешифрирование имеетбольшее число элементов, а значит и площадь, занимаемую на кристалле ЦАП, чем46двухмерное, так как слагаемое 2N, доминирующее в числе элементов, пропорциональночисло групп.Предложено правило формирования логической функции произвольного выходадешифратора произвольной разрядности.

Данное правильно решает проблемуразработки поддешифраторов, используемых в рассмотренных подходах к построениюдешифратора, а также позволяет проектировать дешифратор небольшой разрядности (до6 разрядов) с меньшим число транзисторов и задержкой.Проведено сравнение способов построения дешифратора. Отмечено, что наиболеепростой способ – каскадное построение – требует наибольшего числа транзисторов иимеетнаибольшуюзадержку.Наиболеетрудоёмкийспособ,основанныйнапредложенном правиле, показывает наилучшие результаты по числу транзисторов изадержке устройства.

Двухмерное дешифрирование и дешифратор на мультиплексорахявляются компромиссными вариантами, причём более сложный (из-за наличиядешифратора адреса) дешифратор на мультиплексорах имеет показатели лучше, чемдвухмерный дешифратор. То есть более трудоёмкие способы построения имеют болеехорошие показатели числа транзисторов и задержки.В случае, когда показатели числа транзисторов и задержки некритичны, можноперейтивавтоматизированномупроектированиюсиспользованиемсредпроектирования цифровых устройств, например Cadence Encounter и Synopsys DesignCompiler.