Сигнальный МП Motorola DSP56002, страница 3
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. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-36.2GENERAL-PURPOSE I/O (PORT C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-46.2.1Programming General Purpose I/O . . . . . . . . . . . . . . . . . . . . . . . . . . .
. 6-66.2.2Port C General Purpose I/O Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-96.3SERIAL COMMUNICATION INTERFACE (SCI) . . . . . . . . . . . . . . . . . . . . . 6-116.3.1SCI I/O Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . 6-116.3.1.1Receive Data (RXD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-126.3.1.2Transmit Data (TXD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-126.3.1.3SCI Serial Clock (SCLK) . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . .6-126.3.2SCI Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-126.3.2.1SCI Control Register (SCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-146.3.2.1.1SCR Word Select (WDS0, WDS1, WDS2) Bits 0, 1, and 2 . .
. . .6-146.3.2.1.2SCR SCI Shift Direction (SSFTD) Bit 3 . . . . . . . . . . . . . . . . . . . .6-186.3.2.1.3SCR Send Break (SBK) Bit 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-186.3.2.1.4SCR Wakeup Mode Select (WAKE) Bit 5 . . . . . . . . .
. . . . . . . . .6-186.3.2.1.5SCR Receiver Wakeup Enable (RWU) Bit 6 . . . . . . . . . . . . . . . .6-186.3.2.1.6SCR Wired-OR Mode Select (WOMS) Bit 7 . . . . . . . . . . . . . . . .6-196.3.2.1.7SCR Receiver Enable (RE) Bit 8 . . . . . . . . . . . . . . . . . . . .
. . . . .6-196.3.2.1.8SCR Transmitter Enable (TE) Bit 9 . . . . . . . . . . . . . . . . . . . . . . .6-196.3.2.1.9SCR Idle Line Interrupt Enable (ILIE) Bit 10 . . . . . . . . . . . . . . . .6-206.3.2.1.10SCR SCI Receive Interrupt Enable (RIE) Bit 11 . . . . . . . . . . . . .6-216.3.2.1.11SCR SCI Transmit Interrupt Enable (TIE) Bit 12 .
. . . . . . . . . . . .6-216.3.2.1.12SCR Timer Interrupt Enable (TMIE) Bit 13 . . . . . . . . . . . . . . . . .6-216.3.2.1.13SCR SCI Timer Interrupt Rate (STIR) Bit 14 . . . . . . . . . . . . . . . .6-216.3.2.1.14SCR SCI Clock Polarity (SCKP) Bit 15 . . . . . . . .
. . . . . . . . . . . .6-226.3.2.2SCI Status Register (SSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-226.3.2.2.1SSR Transmitter Empty (TRNE) Bit 0 . . . . . . . . . . . . . . . . . . . . .6-226.3.2.2.2SSR Transmit Data Register Empty (TDRE) Bit 1 . .
. . . . . . . . . .6-226.3.2.2.3SSR Receive Data Register Full (RDRF) Bit 2 . . . . . . . . . . . . . .6-236.3.2.2.4SSR Idle Line Flag (IDLE) Bit 3 . . . . . . . . . . . . . . . . . . . . . . . . . .6-236.3.2.2.5SSR Overrun Error Flag (OR) Bit 4 . . . . . . . . . . . . . . . . . . . . . . .6-236.3.2.2.6SSR Parity Error (PE) Bit 5 . . . . .
. . . . . . . . . . . . . . . . . . . . . . . .6-236.3.2.2.7SSR Framing Error Flag (FE) Bit 6 . . . . . . . . . . . . . . . . . . . . . . .6-246.3.2.2.8SSR Received Bit 8 Address (R8) Bit 7 . . . . . . . . . . . . . . . . . . . .6-246.3.2.3SCI Clock Control Register (SCCR) . . . . .
. . . . . . . . . . . . . . . . . . . .6-246.3.2.3.1SCCR Clock Divider (CD11–CD0) Bits 11–0 . . . . . . . . . . . . . . . .6-256.3.2.3.2SCCR Clock Out Divider (COD) Bit 12 . . . . . . . . . . . . . . . . . . . .6-266.3.2.3.3SCCR SCI Clock Prescaler (SCP) Bit 13 . . . . . . . . . . . . .
. . . . . .6-26viiiTABLE OF CONTENTSFor More Information On This Product,Go to: www.freescale.comMOTOROLAFreescale Semiconductor, Inc.Table of Contents (Continued)Freescale Semiconductor, Inc...ParagraphNumberTitlePageNumber6.3.2.3.4SCCR Receive Clock Mode Source Bit (RCM) Bit 14 . . . . . . . . .6-266.3.2.3.5SCCR Transmit Clock Source Bit (TCM) Bit 15 . . . . . . . . . .
. . . .6-266.3.2.4SCI Data Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-266.3.2.4.1SCI Receive Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-266.3.2.4.2SCI Transmit Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
.6-286.3.2.5Preamble, Break, and Data Transmission Priority . . . . . . . . . . . . . .6-306.3.3Register Contents After Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-316.3.4SCI Initialization . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . 6-316.3.5SCI Exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-376.3.6Synchronous Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-396.3.7Asynchronous Data . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-446.3.7.1Asynchronous Data Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-456.3.7.2Asynchronous Data Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . .6-486.3.8Multidrop . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-556.3.8.1Transmitting Data and Address Characters . . . . . . . . . . . . . . . . . . .6-576.3.8.2Wired-OR Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-576.3.8.3Idle Line Wakeup . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-576.3.8.4Address Mode Wakeup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-616.3.8.5Multidrop Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. . .6-616.3.9SCI Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-686.3.10Bootstrap Loading Through the SCI (Operating Mode 6) . . . . . . . . . . . . 6-716.3.11Example Circuits. . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . 6-746.4SYNCHRONOUS SERIAL INTERFACE (SSI) . . . . . . . . . . . . . . . . . . . . . . 6-766.4.1SSI Data and Control Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . 6-786.4.1.1Serial Transmit Data Pin (STD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-786.4.1.2Serial Receive Data Pin (SRD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-806.4.1.3Serial Clock (SCK) .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-806.4.1.4Serial Control Pin (SC0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-826.4.1.5Serial Control Pin (SC1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-826.4.1.6Serial Control Pin (SC2) . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . .6-836.4.2SSI Programming Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-836.4.2.1SSI Control Register A (CRA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-876.4.2.1.1CRA Prescale Modulus Select (PM7–PM0) Bits 0–7 . .
. . . . . . . .6-876.4.2.1.2CRA Frame Rate Divider Control (DC4–DC0) Bits 8–12 . . . . . . .6-876.4.2.1.3CRA Word Length Control (WL0, WL1) Bits 13 and 14 . . . . . . . .6-876.4.2.1.4CRA Prescaler Range (PSR) Bit 15 . . . . . . . . . . . . . . . . . . . . . . .6-886.4.2.2SSI Control Register B (CRB) . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . .6-886.4.2.2.1CRB Serial Output Flag 0 (OF0) Bit 0 . . . . . . . . . . . . . . . . . . . . .6-886.4.2.2.2CRB Serial Output Flag 1 (OF1) Bit 1 . . . . . . . . . . . . . . . . . . . . .6-886.4.2.2.3CRB Serial Control 0 Direction (SCD0) Bit 2 . . . .
. . . . . . . . . . . .6-896.4.2.2.4CRB Serial Control 1 Direction (SCD1) Bit 3 . . . . . . . . . . . . . . . .6-896.4.2.2.5CRB Serial Control 2 Direction (SCD2) Bit 4 . . . . . . . . . . . . . . . .6-89MOTOROLATABLE OF CONTENTSFor More Information On This Product,Go to: www.freescale.comixFreescale Semiconductor, Inc.Table of Contents (Continued)Freescale Semiconductor, Inc...ParagraphNumberTitlePageNumber6.4.2.2.6CRB Clock Source Direction (SCKD) Bit 5 . . . . .
. . . . . . . . . . . .6-896.4.2.2.7CRB Shift Direction (SHFD) Bit 6 . . . . . . . . . . . . . . . . . . . . . . . . .6-916.4.2.2.8CRB Frame Sync Length (FSL0 and FSL1) Bits 7 and 8 . . . . . .6-916.4.2.2.9CRB Sync/Async (SYN) Bit 9 . . . . .
. . . . . . . . . . . . . . . . . . . . . . .6-916.4.2.2.10CRB Gated Clock Control (GCK) Bit 10 . . . . . . . . . . . . . . . . . . . .6-916.4.2.2.11CRB SSI Mode Select (MOD) Bit 11 . . . . . . . . . . . . . . . . . . . . . .6-926.4.2.2.12CRB SSI Transmit Enable (TE) Bit 12 . . . . . . . . . . . . . .
. . . . . . .6-926.4.2.2.13CRB SSI Receive Enable (RE) Bit 13 . . . . . . . . . . . . . . . . . . . . .6-926.4.2.2.14CRB SSI Transmit Interrupt Enable (TIE) Bit 14 . . . . . . . . . . . . .6-936.4.2.2.15CRB SSI Receive Interrupt Enable (RIE) Bit 15 . . . . . . . . . . . . .6-936.4.2.3SSI Status Register (SSISR) . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . .6-946.4.2.3.1SSISR Serial Input Flag 0 (IF0) Bit 0 . . . . . . . . . . . . . . . . . . . . . .6-946.4.2.3.2SSISR Serial Input Flag 1 (IF1) Bit 1 . . . . . . . . . . . . . . . . . . . . . .6-946.4.2.3.3SSISR Transmit Frame Sync Flag (TFS) Bit 2 . . . . . . . . . . . . . .6-946.4.2.3.4SSISR Receive Frame Sync Flag (RFS) Bit 3 . .
. . . . . . . . . . . . .6-956.4.2.3.5SSISR Transmitter Underrun Error Flag (TUE) Bit 4 . . . . . . . . . .6-966.4.2.3.6SSISR Receiver Overrun Error Flag (ROE) Bit 5 . . . . . . . . . . . . .6-966.4.2.3.7SSISR SSI Transmit Data Register Empty (TDE) Bit 6 .