Сигнальный МП Motorola DSP56002, страница 2
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. . . . . . . . . . . . . . . . . . . . . .BUS STROBE AND WAIT PINS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .BUS ARBITRATION AND SHARED MEMORY. . . . . . . . . . . . . . . . . . . . . .Bus Arbitration Using Only BR and BG With Internal Control. . . . .
. . . .Bus Arbitration Using BN, BR, and BG With External Control . . . . . . . .Bus Arbitration Using BR and BG, and WT and BS With No Overhead.Signaling Using Semaphores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .MOTOROLATABLE OF CONTENTSFor More Information On This Product,Go to: www.freescale.com4-34-34-94-134-134-154-164-184-184-204-22vFreescale Semiconductor, Inc.Table of Contents (Continued)Freescale Semiconductor, Inc...ParagraphNumberTitleSECTION 5PORT BPageNumber5.1INTRODUCTION . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-35.2GENERAL PURPOSE I/O CONFIGURATION . . . . . . . . . . . . . . . . . . . . . . 5-45.2.1Programming General Purpose I/O . . . . . . . . . . . . . . . . . . . . . . . . . .
. . 5-55.2.2Port B General Purpose I/O Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-85.3HOST INTERFACE (HI). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-105.3.1Host Interface – DSP CPU Viewpoint. . . . . . . . . . . . . . . . . . . . . . . . . . . 5-115.3.2Programming Model – DSP CPU Viewpoint. . . . . . . . .
. . . . . . . . . . . . . 5-125.3.2.1Host Control Register (HCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-145.3.2.1.1HCR Host Receive Interrupt Enable (HRIE) Bit 0 . . . . . . . . . . . .5-145.3.2.1.2HCR Host Transmit Interrupt Enable (HTIE) Bit 1 . . . . . . . . . . .
.5-145.3.2.1.3HCR Host Command Interrupt Enable (HCIE) Bit 2 . . . . . . . . . .5-145.3.2.1.4HCR Host Flag 2 (HF2) Bit 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-145.3.2.1.5HCR Host Flag 3 (HF3) Bit 4 . . . . . . . . . . . . . . . .
. . . . . . . . . . . .5-155.3.2.1.6HCR Reserved Control (Bits 5, 6, and 7) . . . . . . . . . . . . . . . . . . .5-155.3.2.2Host Status Register (HSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-155.3.2.2.1HSR Host Receive Data Full (HRDF) Bit 0 . . . . . . . . . . . . . . . . .5-155.3.2.2.2HSR Host Transmit Data Empty (HTDE) Bit 1 . . . . . . . .
. . . . . . .5-155.3.2.2.3HSR Host Command Pending (HCP) Bit 2 . . . . . . . . . . . . . . . . .5-165.3.2.2.4HSR Host Flag 0 (HF0) Bit 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-165.3.2.2.5HSR Host Flag 1 (HF1) Bit 4 . .
. . . . . . . . . . . . . . . . . . . . . . . . . .5-165.3.2.2.6HSR Reserved Status (Bits 5 and 6) . . . . . . . . . . . . . . . . . . . . . .5-175.3.2.2.7HSR DMA Status (DMA) Bit 7 . . . . . . . . . . . . . . . . . . . . . . . . . . .5-175.3.2.3Host Receive Data Register (HRX) . . . . . . . . . .
. . . . . . . . . . . . . . . .5-175.3.2.4Host Transmit Data Register (HTX) . . . . . . . . . . . . . . . . . . . . . . . . .5-175.3.2.5Register Contents After Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-175.3.2.6Host Interface DSP CPU Interrupts . . .
. . . . . . . . . . . . . . . . . . . . . . .5-185.3.2.7Host Port Usage Considerations – DSP Side . . . . . . . . . . . . . . . . . .5-185.3.3Host Interface – Host Processor Viewpoint . . . . . . . . . . . . . . . . . . . . . . 5-195.3.3.1Programming Model – Host Processor Viewpoint . . . .
. . . . . . . . . . .5-205.3.3.2Interrupt Control Register (ICR) . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-205.3.3.2.1ICR Receive Request Enable (RREQ) Bit 0 . . . . . . . . . . . . . . . .5-225.3.3.2.2ICR Transmit Request Enable (TREQ) Bit 1 . . . . . .
. . . . . . . . . .5-225.3.3.2.3ICR Reserved Bit (Bit 2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-235.3.3.2.4ICR Host Flag 0 (HF0) Bit 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-235.3.3.2.5ICR Host Flag 1 (HF1) Bit 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-235.3.3.2.6ICR Host Mode Control (HM1 and HM0 bits) Bits 5 and 6 . .
. . . .5-235.3.3.2.7ICR Initialize Bit (INIT) Bit 7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-245.3.3.3Command Vector Register (CVR) . . . . . . . . . . . . . . . . . . . . . . . . . . .5-26viTABLE OF CONTENTSFor More Information On This Product,Go to: www.freescale.comMOTOROLAFreescale Semiconductor, Inc.Table of Contents (Continued)Freescale Semiconductor, Inc...ParagraphNumberTitlePageNumber5.3.3.3.1CVR Host Vector (HV) Bits 0–5 .
. . . . . . . . . . . . . . . . . . . . . . . . .5-265.3.3.3.2CVR Reserved Bit (Bit 6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-275.3.3.3.3CVR Host Command Bit (HC) Bit 7 . . . . . . . . . . . . . . . . . . . . . . .5-275.3.3.4Interrupt Status Register (ISR) . . . . . . . . .
. . . . . . . . . . . . . . . . . . . .5-275.3.3.4.1ISR Receive Data Register Full (RXDF) Bit 0 . . . . . . . . . . . . . . .5-275.3.3.4.2ISR Transmit Data Register Empty (TXDE) Bit 1 . . . . . . . . . . . . .5-285.3.3.4.3ISR Transmitter Ready (TRDY) Bit 2 . . . . . . . . . . . . . . . . .
. . . . .5-285.3.3.4.4ISR Host Flag 2 (HF2) Bit 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-285.3.3.4.5ISR Host Flag 3 (HF3) Bit 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-285.3.3.4.6ISR Reserved Bit (Bit 5) . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . .5-285.3.3.4.7ISR DMA Status (DMA) Bit 6 . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-295.3.3.4.8ISR Host Request (HREQ) Bit 7 . . . . . . . . . . . . . . . . . . . . . . . . .5-295.3.3.5Interrupt Vector Register (IVR) . . . . . . . . . . . . . . . .
. . . . . . . . . . . . .5-295.3.3.6Receive Byte Registers (RXH, RXM, RXL) . . . . . . . . . . . . . . . . . . . .5-295.3.3.7Transmit Byte Registers (TXH, TXM, TXL) . . . . . . . . . . . . . . . . . . . .5-305.3.3.8Registers After Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . .5-305.3.4Host Interface Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-305.3.4.1Host Data Bus(H0-H7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-305.3.4.2Host Address (HA0–HA2) . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-315.3.4.3Host Read/Write (HR/W) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-325.3.4.4Host Enable (HEN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-325.3.4.5Host Request (HREQ) . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-325.3.4.6Host Acknowledge (HACK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-325.3.5Servicing the Host Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-335.3.5.1HI Host Processor Data Transfer .
. . . . . . . . . . . . . . . . . . . . . . . . . .5-345.3.5.2HI Interrupts Host Request (HREQ) . . . . . . . . . . . . . . . . . . . . . . . . .5-345.3.5.3Polling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-355.3.5.4Servicing Non-DMA Interrupts . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . .5-365.3.5.5Servicing DMA Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-375.3.6HI Application Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-375.3.6.1HI Initialization . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-385.3.6.2Polling/Interrupt Controlled Data Transfer . . . . . . . . . . . . . . . . . . . . .5-385.3.6.2.1Host to DSP - Data Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-405.3.6.2.2Host to DSP – Command Vector . . . . .
. . . . . . . . . . . . . . . . . . . .5-435.3.6.2.3Host to DSP - Bootstrap Loading Using the HI . . . . . . . . . . . . . .5-505.3.6.2.4DSP to Host Data Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-515.3.6.3DMA Data Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-545.3.6.3.1Host To DSP Internal Processing . . . . . . . . . .
. . . . . . . . . . . . . .5-565.3.6.3.2Host to DSP DMA Procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-575.3.6.3.3DSP to Host Internal Processing . . . . . . . . . . . . . . . . . . . . . . . . .5-595.3.6.3.4DSP to Host DMA Procedure . . . .
. . . . . . . . . . . . . . . . . . . . . . . .5-605.3.6.4Example Circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-625.3.6.5Host Port Usage Considerations – Host Side . . . . . . . . . . . . . . . . . .5-65MOTOROLATABLE OF CONTENTSFor More Information On This Product,Go to: www.freescale.comviiFreescale Semiconductor, Inc.Table of Contents (Continued)Freescale Semiconductor, Inc...ParagraphNumberTitleSECTION 6PORT CPageNumber6.1INTRODUCTION .