СХЕМ ЛАБ РАБОТА _7 (Лабораторная работа - ACTIVE-HDL), страница 3
Описание файла
Файл "СХЕМ ЛАБ РАБОТА _7" внутри архива находится в папке "LAB_RAB_s_ACTIVE-HDL". Документ из архива "Лабораторная работа - ACTIVE-HDL", который расположен в категории "". Всё это находится в предмете "схемотехника" из 2 семестр, которые можно найти в файловом архиве НИУ «МЭИ» . Не смотря на прямую связь этого архива с НИУ «МЭИ» , его также можно найти и в других разделах. .
Онлайн просмотр документа "СХЕМ ЛАБ РАБОТА _7"
Текст 3 страницы из документа "СХЕМ ЛАБ РАБОТА _7"
Рис. 7.13. Условное графическое обозначение АЛУ ИП3 ,соответствующее активному отрицательному уровню сигналов(отрицательная логика).
Ниже Таблица истинности АЛУ ИП3 для отрицательной и положительной логик.
ОПИСАНИЕ РАБОТЫ МИКРОСХЕМЫ
Микросхема ИП3 предназначена для действий с двумя четырехразрядными словами A=A3A2A1A0 и В=В3В2В1В0.
Конкретный вид операции, выполняемой микросхемой, задается 5-разрядным кодом на входах MS3S2S1S0. Всего это АЛУ способно выполнить 32 операции(25=32):
· 16 логических (И, И-НЕ, ИЛИ, ИЛИ-НЕ, исключающее ИЛИ и др.) при М=1;
· 16 арифметико-логических (сложение, вычитание, удвоение, сравнение чисел и ряд иных) при М=0.
При выполнении логических операций внутренние переносы запрещаются.
Операции сложения и вычитания проводятся с ускоренным переносом из разряда в разряд. Кроме того, имеется вход приема сигнала переноса Сn.
На выходах F3,F2,F2 и F0 формируются результаты логических преобразований и арифметических действий. На выходе переноса Сn+4 образуется сигнал старшего (пятого) разряда при выполнении арифметических операций.
Дополнительные выходы — образование ускоренного переноса G и распространение ускоренного переноса Р — используются только при организации многоразрядных АЛУ в случае их сочетания с блоком ускоренного переноса К155ИП4 (или 564ИП4 для микросхем КМОП).
Все виды операций и результаты вычислений применительно к положительной логике сведены в таблицу 7.4.
Таблица 7.4 - Функциональная зависимость выходов микросхемы К155ИПЗ от состояния входов(При отрицательной логике сигналы S3 S2 S1 S0 надо поменять на обратные значения!)
| Выбор функции S3 S2 S1 S0( положительная логика) | Вход –выход (положительная логика) Логические функции (на входе М=1) | Вход –выход (положительная логика) АРИФМЕТИЧЕСКИЕ функции (на входе М=0) |
| 0 0 0 0 |
|
|
| 0 0 0 1 |
|
|
| 0 0 1 0 |
|
|
| 0 0 1 1 |
|
|
| 0 1 0 0 |
|
|
| 0 1 0 1 |
|
|
| 0 1 1 0 |
|
|
| 0 1 1 1 |
|
|
| 1 0 0 0 |
|
|
| 1 0 0 1 |
|
|
| 1 0 1 0 |
|
|
| 1 0 1 1 |
|
|
| 1 1 0 0 |
|
|
| 1 1 0 1 |
|
|
| 1 1 1 0 |
|
|
| 1 1 1 1 | A |
|
В таблице истинности результаты арифметических операций выражены в дополнительном коде. Как отмечалось, числа в дополнительном и в обратном коде связаны простым соотношением Nдоп = No6p+1 или No6p=Nдоп - 1. Поэтому в тех строках таблицы 7.4, где указана операция «минус 1», результат арифметических действий представлен в обратном коде.
Старший разряд кода выбора операций (вход М) определяет характер действий, выполняемых АЛУ. Когда на этом входе сигнал высокого уровня, АЛУ производит логические операции поразрядно над каждой парой бит слов А и В. Внутренний перенос в этом режиме бездействует.
Если АЛУ выполняет логико-арифметическую операцию, логическая функция реализуется поразрядно, а арифметическая с переносом.
Например, входному коду MS3S2S1S0=011012 отвечает операция (А˅В) плюс А (третья снизу строка таблицы 7.4). Первой выполняется операция в скобках - (А˅В) - логическое сложение двух слов. Если А=10102 В=01112, то первая операция дает (А˅В)=11112 .Второй выполняется операция арифметического сложения числа А с результатом логического сложения. Следовательно 11112 плюс 10102=111112.
При использовании АЛУ в качестве компаратора сигнал снимают с входа А=В (вывод 14). Этот выход — с открытым коллектором, и к источнику питания его следует подключать через внешний резистор 1 кОм.
Режим компаратора обеспечивается при М=1 и S3S2S1S0=01102. Когда числа А и В равны, на входе А=В формируется сигнал высокого уровня.
Одновременно на выходе Сn+4 (вывод 16) характеризует соотношение между числами А и В и в случае их неравенства согласно таблицы 7.4.
Для арифметических действий над словами большей длины АЛУ включают последовательно. В этом случае время суммирования определяется задержкой распространения сигнала переноса со входа младшего разряда до выхода с последнего АЛУ и составляет tзд.р=4τзд.р, где τ — задержка распространения сигнала переноса в одной АЛУ.
Таблица 7.5 - Таблица истинности микросхемы К155ИП3 в режиме четырёх разрядного компаратора (S3=0, S2=1, S1=1, S0=0)
| Вид логики | Состояние входов | Состояние выхода Сn+4 | |
| Сn | А и В | ||
| Положительная логика | А≤В | ||
| А<В | |||
| А>В | |||
| А≥В |
Уменьшить время суммирования можно применением микросхем К155ИП4 (564ИП4), специально разработанных для организации ускоренного переноса между отдельными АЛУ, а также между группами АЛУ. Со схемой ускоренного переноса время суммирования сокращается примерно до τзд.р
Если при выполнении арифметических операций к быстродействию не предъявляется высоких требований, то при каскадировании АЛУ схемы ускоренного переноса не используют.
Ниже рисунок экрана нового схемного файла с установленным блоком LS181 и выходными контактами
Проекта.
Входные сигнала предполагается подавать средствами редактора временных диаграмм
Ниже модель с установленной микросхемой и обозначениями выходов
Ниже фрагмент диаграммы где складываются коды 2+2, моделирование остановлено в Т=200 нс
Насчет работы 181 модели в режиме компаратора - возможны неточности модели - проверьте ее функцию в режиме положительной и отрицательной логики .( кажется операция 1001 работает как сложение при м=0 в любой логике,а операция 0110 при м=1 только в положительной логике, а для отрицательной логики операция сравнения имеет код 1001 при м=1)
ЛИТЕРАТУРНЫЕ ИСТОЧНИКИ
Помимо представленных в каталогах ПОСОБИЕ и МЕТОДИЧКИ АКТИВ-HDL файлов рекомендуются следующие источники
1. Уэйкерли Дж.Ф. Проектирование цифровых устройств, том 1 и 2. Постмаркет, Москва, 2002. -543, -528.
2. Harris D. M., Harris S. L. Digital Design and Computer Architecture © Elsevier, Inc.2013. ISBN 978-0-12-394424-5. . —660 p. Русская электронная версия этой книги (Цифровая схемотехника и архитектура компьютера) может быть загружена с сайта http://easyelectronics.ru/files/Book/digital-design-and-computer-architecture-russian-translation.pdf
3 Угрюмов Е.П. Цифровая схемотехника .Учебное пособие. Издание 3. СПБ.:BXB Петербург,2010. -816 с.( можно скачать из Интернет).
4. Амосов В.В. Схемотехника и средства проектирования цифровых устройств. Учебное пособие.–СПБ.: БХВ–Петербург,2007.–542 с.
5. Розевиг В.Д. Схемотехническое моделирование с помощью Micro-Cap 7. Горячая линия - Телеком, 2003. -386.
6. Амелина М.А. Пакет программ схемотехнического анализа MicroCap-8. Смоленск, 2006. -135 с.
7 .Бибило П.Н. Основы языка VHDL. Издание 3.– М.: URSS, 2007. 224– с.
8. Поляков А.К. Языки VHDL и VERILOG в проектировании цифровой аппаратуры.– М.: Солон–Пресс.2003. –320 с.
9. Поляков А.К. ЯЗЫКИ VHDL и VERILOG В ПРОЕКТИРОВАНИИ
ЦИФРОВОЙ АППАРАТУРЫ НА ПЛИС. .– М.: Изд.Дом МЭИ.2012. –220 с.
10. P.J.Ashenden. The Student's Guide to VHDL, 2nd Edition. Morgan Kaufman Publisher,2008,
11.
17
