БАЛАШ_ПОЛ_работа с ACT_HDL (Методички для ACTIVE-HDL), страница 3

D<=’0’;wait for 30 ns;

D<=’1’;wait for 30 ns;

End process;

При использовании промышленной версии системы тестирующую программу делать проще.Для этого выбираем в выпадающем меню Инструменты (Tools) (рисунок 1.4) опцию Мастер генерации тестов (Generate Test Bench). В результате появится первое окно Мастера генерации тестов (Test Bench Generator Wizard) (рис. 1.7 а).

а б

Рис. 1.7. Окна Мастера генерации тестов (Test Bench Generator Wizard): а – первое окно; б – второе окно

В окошках Мастера генерации тестов появятся название тестируемого устройства (redff_1) и название архитектуры устройства (redff_bechavior_1). Нажав кнопку Далее (Next) получим следующее окно (рис. 1.7 б), в окошке которого можно указать имя ранее созданного файла с описанием сигналов теста. Если такого файла нет, то его нужно создать. Для этого необходимо нажать кнопку Далее (Next). Получим следующее окно Мастера (рис. 1.8 а), в окошках которого будут записаны имя файла теста с суффиксом _TB и имя папки Test Bench, в которую он помещен.

После нажатия кнопки Далее (Next) появится итоговое окно Мастера с перечислением созданных файлов (рис. 1.8 б). Необходимо нажать кнопку Готово (OK). В результате получим папку TestBench, содержащую шаблон файла Испытательного стенда redff_1_TB.vhd. Этот файл нужно открыть в окне Редактора HDL (кликнув по нему два раза).

а б

Рис. 1.8. Окна Мастера генерации тестов (Test Bench Generator Wizard): а – первое окно; б – итоговое окно

Содержательная часть шаблона VHDL описания Испытательного стенда для D-триггера redff_1_tb имеет следующий вид (строки комментариев удалены)

-- ----Description : Automatically generated Test Bench for redff_1_tb

library ieee;

use ieee.std_logic_1164.all;

entity redff_1_tb is -- имя испытательного стенда

end redff_1_tb;

architecture TB_ARCHITECTURE of redff_1_tb is

component redff_1 -- объявление тестируемого

port ( D : in std_logic; -- компонента redff_1

C : in std_logic;

Q : out std_logic;

Qbar : out std_logic );

end component;

signal D : std_logic; -- объявление сигналов на входах и выходах

signal C : std_logic; -- тестируемого цифрового компонента

signal Q : std_logic;

signal Qbar : std_logic;

begin

UUT : redff_1 -- конкретизация тестируемого компонента

port map (

D => D,

C => C,

Q => Q,

Qbar => Qbar

);

-- Add your stimulus here ...-- здесь необходимо добавить конкрет-

end TB_ARCHITECTURE; -- ный программный код

configuration TESTBENCH_FOR_redff_1 of redff_1_tb is

for TB_ARCHITECTURE

for UUT : redff_1

use entity work.redff_1(behavior_1);

end for;

end for;

end TESTBENCH_FOR_redff_1;

Этот автоматически сгенерированный файл описания шаблона теста является обычным VHDL описанием цифрового устройства с именем redff_1_tb и архитектурой с именем TB_ARCHITECTURE. В VHDL описание входит компонент UUT: redff_1, соответствующий D-триггеру redff_1 (UUT – Unit Under Test). Файл redff_1_tb необходимо откомпилировать и поместить на верхний уровень иерархии файлов проекта. Для этого необходимо войти в меню Design, выбрать пункт Setting и в открывшемся окне Design Setting (пункт General) (рис. 1.9 а) указать имя файла верхнего уровня.

а б

Рис. 1.9. Окна Установки проекта (Design Setting) и Просмотра проекта (Design Browser)

Файл верхнего уровня можно выбрать и в выпадающем меню окна Design Browser (режим Структура Stru ), кликнув по нему мышкой (рис. 1.9 б).

1.3. Подготовка к моделированию и моделирование

До начала моделирования проводится инициализация модели проекта, выбрав опцию Initialize Simulation из выпадающего меню Simulation.

О чередным подготовительным этапом к моделированию является вызов и настройка графического редактора Временных диаграмм (Waveform Editor). Для этого необходимо выбрать иконку на верхней панели оболочки Active–HDL. (рис. 1.10).

После этого нужно перетащить мышкой из окна Design Browser имя модуля redff_1_tb (tb_architecture) в окно Waveform Editor. В результате в этом окне автоматически будут указаны имена сигналов и сформированы оси для построения их временных диаграмм.

Указать необходимый набор сигналов в окне Waveform Editor можно также в выпадающем меню Waveform (пункт Add Signals). В появившемся графическом окне Add Signals необходимо выделить по очереди строки и добавить в диаграмму сигналы (нажать кнопку add)

Рис. 1.10. Окно Просмотра проекта (Design Browser) и окно Редактора временных диаграмм (Waveform Editor), подготовленные к моделированию

Теперь необходимо сформировать входные сигналы на входах D и C на моделируемое цифровое устройство. Для создания модели генератора тактового сигнала C с периодом 100 нс (частота 10 МГц) необходимо в окне Waveform Editor (рис. 1.10) выделить мышкой этот сигнал и нажать правую кнопку мышки. В появившемся меню выбрать пункт Источники сигналов (Stimulators), а в нем (рис. 1.11) выбирать тип тактового сигнала Clock.

В окошках следующего графического окна (рис. 1.12) необходимо выбрать параметры тактового сигнала, например: частота 10 МГц, длительности импульса и паузы по 50 нс (скважность импульсов единица).

Рис. 1.11. Графическое окно Источники сигналов (Stimulators)

Процесс создания описания сигнала C завершается после нажатия кнопки Применить (Apply).

Рис. 1.12. Выбор параметров последовательности сигналов Clock

Для создания описания источника сигнала D выберем второй тип сигнала Formula (рис. 1.13).

Рис. 1.13. Выбор параметров сигнала Formula

Сигнал типа Formula в окошках задается логическим уровнем (value) и сдвигом времени (time offset) по следующему правилу. В нашем примере логический уровень сигнала (value) "1", время начала действия сигнала (time offset) – 0 нс, логический уровень сигнала (value) "0", сдвиг времени сигнала (time offset) – 1000 нс, логический уровень сигнала (value) "1", сдвиг времени сигнала (time offset) – 2000 нс, и т.д. Таким образом сигнал "1" действует на интервале 0 – 1000 нс, затем на интервале 1000 – 2000 нс действует сигнал "0" и т.д.

Форму сигнала можно прямо записать в нижнем текстовом окошке Enter formula этого окна. Для подключения сигнала к модели необходимо нажать кнопку Применить (Apply).

Сигналы типа Formula удобно использовать и для задания входных сигналов приоритетного сброса (Reset) и приоритетной установки (Preset) (в нашем примере D – триггера они отсутствуют). Время начала действия сигналов целесообразно выбирать 0 нс. Иначе появится интервал времени, когда уровень сигналов на входе будет неопределенным. Теперь готовый проект необходимо сохранить (File → Save).

П еред запуском модели необходимо установить время моделирования в окошке на верхней панели Waveform Editor. (например, 4000 ns) и нажать кнопку Run . В результате получим временные диаграммы сигналов на входах и выходах модели D-триггера (рис. 1.13).

Рис. 1.14. Временные диаграммы сигналов D-триггера

Временная диаграмма позволяет убедиться в правильности работы триггера и измерить его динамические параметры. Для удобства измерения можно изменить масштаб оси времени (окно view) или использовать кнопки "+" и "–" на правой панели клавиатуры (режим Num Lock). Измерение параметров сигналов удобно проводить в режиме Measurement Mode Редактора временных диаграмм (Waveform Editor). При работе в редакторе Waveform Editor (рис. 1.13) всем этим функциям соответствуют кнопки в верхней части графического окна.

1.4. Выполнение лабораторной работы

Индивидуальные задания на моделирование цифрового узла заблаговременно выдаются преподавателем. В процессе домашней подготовки к лабораторной работе необходимо на основе материалов лекций и учебных пособий [1 – 6] подготовить VHDL описание заданного варианта цифрового узла, продумать программу его испытаний и изучить порядок работы с программой Active-HDL по данному пособию, в классе или на домашнем компьютере. В процессе выполнения лабораторной работы в компьютерном классе необходимо выполнить следующие основные этапы:

• ввести и откомпилировать VHDL описание цифрового узла,

• создать испытательный стенд Test Bench,

• провести инициализацию проекта,

• подключить редактор временных диаграмм Waveform Editor и задать входные тестовые сигналы,

• провести моделирование цифрового узла, провести анализ результатов и отобразить результаты моделирования в отчете.

Отчет по выполнению лабораторной работы должен содержать:

• результаты домашней подготовки, включающие условно-графическое изображение цифрового узла, алгоритм его работы (таблицу логических значений входных и выходных сигналов), временные параметры входных и выходных сигналов,

• проверенный в результате моделирования текст VHDL описания цифрового узла и испытательного стенда,

• зарисовку с экрана компьютера временной диаграммы работы цифрового узла.

2. МОДЕЛИРОВАНИЕ ЦИФРОВЫХ УЗЛОВ В Micro-Cap

Программа схемотехнического моделирования Micro-Cap [7 – 9] предназначена для анализа аналоговых, цифровых и смешанных аналого‑цифровых устройств. При выполнении лабораторной работы мы будем использовать лишь небольшую часть возможностей программы по моделированию чисто цифровых устройств. Реальные цифровые микросхемы средней степени интеграции представлены в программе Micro-Cap в форме логических моделей, совместимых с моделями стандарта SPICE.

В текст модели цифровой микросхемы стандарта SPICE входят следующие основные блоки:

• описание интерфейса микросхемы (портов), определяющих связи с внешними цепями,

• логические выражения, описывающие функционирование микросхемы,

• правила вычисления задержек распространения сигналов в микросхеме,

• правила контроля временных соотношений, возникающих в процессе моделирования.

В программу моделирования Micro-Cap включена богатая библиотека моделей, включающая модели практически всех цифровых микросхем, выпущенных западными производителями.

Графический редактор схем с помощью набора простых команд и выпадающих меню позволяет создавать и редактировать электрическую принципиальную схему цифрового узла, а затем проводить моделирование его работы. Результаты моделирования представляются в графическом виде и выводятся в текстовый файл.