47

МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ

РОССИЙСКОЙ ФЕДЕРАЦИИ

ФЕДЕРАЛЬНОЕ АГЕНТСТВО ПО ОБРАЗОВАНИЮ

____________

МОСКОВСКИЙ ЭНЕРГЕТИЧЕСКИЙ ИНСТИТУТ

В.Н. БАЛАШОВ , А.К. ПОЛЯКОВ

МОДЕЛИРОВАНИЕ ЦИФРОВЫХ УЗЛОВ

В САПР ACTIVE-HDL

Методическое пособие по курсам "Моделирование ", и «Схемотехника ЭВМ» для студентов, обучающихся по направлению "Информатика и вычислительная техника".

Москва Издательство МЭИ 2016

УДК МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ

621.398 РОССИЙСКОЙ ФЕДЕРАЦИИ

Б202 ФЕДЕРАЛЬНОЕ АГЕНТСТВО ПО ОБРАЗОВАНИЮ

__________

НАУЧНО-ИССЛЕДОВАТЕЛЬСКИЙ ИНСТИТУТ

МЭИ

Балашов В.Н.,Поляков А.К.

МОДЕЛИРОВАНИЕ ЦИФРОВЫХ УЗЛОВ

В САПР ACTIVE-HDL

Лабораторные работы, курсовое и дипломное проектирование

Методическое пособие по курсам "Моделирование" и Схемотехника ЭВМ для студентов, обучающихся по направлению "Информатика и вычислительная техника".

Москва Издательство МЭИ 2016

УДК

621.398

Б202

Утверждено учебным управлением МЭИ

в качестве методического пособия для студентов

Подготовлено на кафедре вычислительных машин, систем и сетей МЭИ (ТУ)

Балашов В.Н.

Б202 Моделирование цифровых узлов : Лабораторные работы, курсовое и дипломное проектирование : Методическое пособие / В.Н. Балашов,Поляков А.К. – М.: Издательство МЭИ, 2016. – 35 с.

Представлено методическое пособие для лабораторных работ по курсу "Моделирование". Оно посвящено моделированию цифровых узлов на языке VHDL в интегрированной среде Active-HDL.

Методическое пособие может использоваться студентами при подготовке расчетных заданий по курсам "Схемотехника ЭВМ", "Запоминающие устройства ЭВМ", "Инженерное проектирование и САПР", "Микропроцессорные системы", в курсовом и дипломном проектировании.

Предназначено для студентов, обучающихся по направлению 230100 "Информатика и вычислительная техника".

© Московский энергетический институт , 2016

ВВЕДЕНИЕ

В последние десятилетия произошло стремительное развитие информационных технологий, основу которых составляют вычислительные машины, системы и сети. Разработка аппаратных средств вычислительной техники в настоящее время базируется на информационных технологиях, позволяющих проводить описание цифровых устройств на языке высокого уровня, проводить логическое и схемотехническое моделирование с учетом разброса параметров, температуры и многого другого.

Функциональные блоки ЭВМ первых поколений выполнялись на цифровых микросхемах средней степени интеграции, размешенных на двухслойных или многослойных печатных платах. Проектирование функционального блока проводилось вручную, затем изготовлялся макет или опытный образец, который испытывался и настраивался в эксперименте на стендах.

На кристаллах современных БИС можно поместить множество функциональных блоков старых ЭВМ вместе с цепями межблочных соединений. Разработка и тестирование таких кристаллов возможно только методами математического моделирования с использованием мощных компьютеров.

Современным международным стандартом описания цифровой аппаратуры (Hardware Description Language - HDL) являются языки высокого уровня VHDL и VERILOG [1 – 6]. Используя эти языки, можно описать цифровое устройство, а затем провести логическое моделирование работы этого устройства на компьютере. Добившись правильного функционирования модели можно перейти к следующему этапу проектирования – созданию топологии интегральной схемы или конфигурации программируемой логической интегральной схемы (ПЛИС). Разработано несколько популярных систем автоматизированного проектирования (САПР), в частности пакет Active-HDL (www.aldec.com), позволяющий разрабатывать описание цифровых устройств на языках VHDL и VERILOG, а затем проводить логическое моделирование их на компьютере.

При проектировании современных схем используются различные систем автоматизированного проектирования. Для облегчения работы пользователей используются готовые библиотеки моделей логических элементов. В например в лабораторном практикуме МЭИ это модели элементов, являющихся компонентами микросхем серии кр1533. Можно элементы библиотеки обозначать латинскими символами , соответствующими именам микросхем , например элемент 2И-НЕ обозначать как LA3 или как NAND_2. При построении схем из этих элементов можно строить их VHDL- описания в виде текста, либо использовать графический редактор САПР. В курсе СХЕМОТЕХНИКА используются графические средства, в курсе МОДЕЛИРОВАНИЯ-текстовые

При этом внутри каждого способа моделирования имеются варианты

.

ГРАФИЧЕСКИЙ СПОСОБ– он предполагает минимальные знания по языку VHDL и предлагается изучающим курс «СХЕМОТЕХНИКА ЭВМ»

Вариант 1-.- Он наиболее близкий к физическому эксперименту на лабораторных стендах, выполняемому обычно студентами- очниками.Они согласно заданию проектируют схему или берут готовую из описания лаб.работы, собирают схему из стандартных элементов, расположенных на стенде, соединяя их проводами.Потом подключают к схеме сигналы от генераторов сигналов , затем подключают выходы схемы к осциллографу . включают питание и смотрят диаграммы выходных сигналов на осциллографе, сверяя их с ожидаемыми.Если, имеется расхождение, исправляют ошибки в схеме и повторяют эксперимент. В данном варианте модельный эксперимент предполагает в рисунке схемы иметь не только логические элементы но и модели генераторов сигналов. Модели регистрирующих блоков не используются .Наблюдение сигналов реализуется средствами редактора временных диаграмм системы моделирования

Вариант 2.- модели генераторов входных сигналов не используются. Входные сигналы задаются средствами редактора входных сигналов.

ТЕКСТОВОЙ СПОСОБ описания модели и модельного эксперимента

. Он предполагает более глубокое знание языка VHDL

и предлагается в практикуме по курсу МОДЕЛИРОВАНИЕ

его плюсы- минимальная зависимость от особенностей конкретной САПР, т к VHDL является международным стандартом и сделанные на нем модели работают на всех САПР

Вариант 0

Тест бенч описывается на языке VHDL, схема описывается на vhdl, задание диаграммвходных сигналов и выходные диаграммы строятся средствами САПР. Минус этого подхода- при работе с другой САПР тест бенч придется в части генератора входных воздействий менять.

Вариант 1. ВСЕ -и СХЕМА и ТЕСТ пишутся на vhdl-. Плюс этого подхода- при работе с другой САПР тестбенч не придется в части генаратора входных воздействий менять

1. МОДЕЛИРОВАНИЕ ЦИФРОВЫХ УЗЛОВ В САПР

Active-HDL

Среда логического моделирования цифровых устройств Active-HDL является мощным современным средством проектирования и моделирования, ориентированным на языки VHDL и VERILOG.

Лабораторная работа охватывает начальный этап изучения интегрированной инструментальной среды Active-HDL на примере моделирования простых элементов цифровых устройств. В данном практикуме используется бесплатная студенческая версия программы- Active-HDL student edition v 10,которая имеет ряд ограничениц ( по скорости, числу блоков в схеме, построенной графическим редактором, невозможности автоматического построения прототипа тестирующей программы и тп.

Подробности, как скачивать программу Active-HDL stud( оббьем 2 гигабайта) и как ее устанавливать на персональной машине см. в соответстующих файлах инструкций.

1. Создание нового проекта

1.1.1.Программа Active-HDL запускается двойным щелчком левой кнопки мышки на пиктограмма программы.

1.1.2.Сначала появляется запрос- согласны вы ее использовать только в некоммерческих целях- отвечаете да(yes)

1.1.3. Появляется окно навигатора- мастера проектов

Мастер Проекта (Design Wizard) предназначен для создания проекта цифрового устройства. Окно Начало (Getting Started) автоматически появляется после запуска программы (рис. 1.1).

Если вы создаете новый проект- ОК ( стоит CREATE NEW WORKSPACE)

Появляется окно с запросом указания местоположения нового проекта и его имени . по умолчанию проекты располагаются в каталоге MY DESIGN,

место которого определяется при установке системы

Если вы хотите работать с ранее созданным проектом-то укажите OPEN EXISTING Project

Ниже окно нового проекта

Указав имя проекта и его место в каталоге на диске, идем дальше( ОК)

Дальнейшие действия по созданию нового проекта будут указаны после описания варианта открытия старого проекта

Ниже окно открытия старого проекта

В нем видны файлы проекта и один из них- с расширением aws

Это файл запуска имеющегося проекта.

Ниже создается новый проект.

Для создания нового проекта– по умолчанию это каталог MY Design в этом окне необходимо установить курсором точку в позицию Создать новый проект (FILE - New- Design)

Появится окно рис.1.2.

Окно навигатора проектов - пример работы с файлами(FILE)- видны разные режимы работы и режим новый( NEW)

Видны возможности создания новых каталогов проектов ,новых файлов и тп.

При создании нового проекта появляется окно Мастер Нового Проекта (New Design Wizard) (рис. 1.2), в котором необходимо курсором поставить точку в позицию Создать пустой проект (Create en empty design) и нажать кнопку Далее (Next). Следующее окно (рис. 1.3 а) служит для указания способа ввода проекта (установить в окне HDL), а следующие окна (рис. 1.3 б) – заголовка имени проекта и имени рабочей папки проекта.

В учебных целях в качестве заголовка проекта следует набрать фамилию студента в верхнем окошке (набрано Petrov) и уточнить расположение рабочей папки во втором окошке (папка C:\My_Designs на диске) .

Мастер нового проекта (New Design Wizard) позволяет создавать Новые Файлы Проекта, содержащие шаблон для создания VHDL описания проекта на основе информации, вводимой в диалоговом режиме в процессе дальнейшей работы с мастером. Кроме того, имеется возможность добавлять (Add) в проект ранее созданные файлы, в частности файлы из других проектов.

а б

Рис. 1.3. Окна Мастера нового проекта (New Design Wizard):

а – первое окно; б – второе окно.

Нажав кнопку Далее (Next) переходим к очередному окну Мастера, в котором необходимо утвердить заголовок нового проекта. В результате станет доступным Мастер процесса проектирования (Design Flow Manager ).