Экзаменационные вопросы по курсу СХДУ

Экзаменационные вопросы по курсу «СХДУ» 2016 г.

1. Организация регистра сдвига и схема сдвигающего регистра на D-триггерах.

2. Выполнение операции вычитания на сумматорах. Сумматор дополнительного модифицированного кода. Принцип построения.

3. Различия в схемах построения и работе асинхронных и синхронных

RS-триггеров.

4. В чем состоит различие понятий "комбинационная схема"

и " цифровой автомат".

5. Принцип работы и схема построения синхронного счётчика на

J-K триггерах.

6. Комбинационные схемы, воспроизводящие функции И и ИЛИ на элементах Шеффера.

7. Построение D-триггера на основе универсального

JK-триггера и RS-триггера.

8. Пример применения закона Де Моргана при преобразованиях комбинационных схем.

9. Схема универсального регистра и принцип управления переключения режимов работы.

10. В чем состоит различие запоминающих устройств статического и динамического типа. Область применения.

11. Назначение и пример построения одноразрядного компаратора.

12. Шифратор на 10 входов. Принцип синтеза схемы шифратора.

13. Пример дешифратора с разрешающим входом.

14. Принцип работы и назначение ПЗУ типа EEPROM.

15. Какой недостаток характерен для асинхронных

счетчиков. Показать на примере временной диаграммы.

16. Пример построения регистра с параллельным занесением кода.

17. Разновидности типов ПЗУ (ROM).

18. Схема построения универсального J-K- триггера и его временная диаграмма работы.

19. Назначение установочных RS-входов в счётном Т-триггере.

20. Условное графическое обозначение

элементов "И", "ИЛИ", "НЕ", и реализация данных функций на элементах «И-НЕ».

21. Назначение и классификация триггеров.

22. Схема демультиплексора. Пояснить принцип работы.

23. Принцип построения MS- триггеров (с задержкой) и

особенности их работы.

24. Схема и принцип построения полного вычитателя.

25. Определение полного и неполного дешифратора. Примеры.

26. Построение вычитающего асинхронного счетчика на

J-K триггерах. Временная диаграмма работы счетчика.

27. Пример организации счетчика по модулю десять. Перечислите варианты методов ограничения модуля счётчика.

28. Таблица переходов, временная диаграмма и схема

построения синхронного D-триггера на элементах И-НЕ.

29. Схема реверсивного счетчика на JK- триггерах, пояснить принцип управления направлением счёта.

30. Матричный дешифратор, схема построения и преимущество перед линейным дешифратором.

31. Варианты реализации счётного T-триггера. Назначение асинхронных S и R входов.

32. Понятие функционально-полного набора логических элементов.

33. Классификация запоминающих устройств.

34. Реализация RS- триггера на элементах Шеффера и

Пирса.

35. Принципы преобразований комбинационных схем из одного базиса в другой. Пояснить примером.

36. Временная диаграмма, таблица переходов и принцип

построения универсального JK - триггера.

37. Определение и пример реализации мультиплексора.

38. Схема построения универсального сумматора-вычитателя. Пояснить принцип управления режимами.

39. Чем обусловлена возможность применения алгебры логики к задачам проектирования цифровых вычислительных устройств.

40. Организация двоично-десятичного сумматора. Назначение сумматора коррекции.

41. Варианты обнуления содержимого регистра сдвига.

42. Структура и принцип работы запоминающей ячейки динамического ОЗУ.

43. Принцип хранения информации в ПЗУ типа флеш.

44. Схема построения и принцип записи информации в триггерах типа MS (c задержкой).

45. Счетчик Джонсона: схема построения и диаграмма

работы.

46. Принцип работы асинхронного RS-триггера, на примере схемы на четырёх биполярных транзисторах.

47. Принцип построения электронной схемы логического

элемента «ИЛИ-НЕ».

48. Каскадный дешифратор. Преимущества по сравнению с

линейным дешифратором.

49. Принцип построения электронной схемы логического

элемента «И-НЕ».

50. Пример применения закона Де Моргана при

преобразованиях комбинационных схем.

51. Различие в работе триггеров потенциального и динамического типа.

52. Однократно-программируемые ПЗУ. Примеры схем.

53. Принцип построения электронной схемы логического

элемента «И».

54. Варианты реализации счётного

T-триггера. Назначение асинхронных S и R входов.

55. Принцип построения электронной схемы логического

элемента «ИЛИ».

56. Принцип построения электронной схемы логического

элемента «И».

57. Варианты реализации счётного

T-триггера. Назначение асинхронных S и R входов.

58. Определение КНФ двоичной функции.

59. Синхронный суммирующий счётчик на JK-триггерах. Принцип управления переключения разрядов.

60. Определение ДНФ двоичной функции.

61. Особенность структуры сумматора модифицированного обратного кода.