9

Московский Государственный Технический

Университет им.Н.Э.Баумана

Курсовая работа по курсу

“ Архитектура ЭВМ “

Вариант № 82

Исполнитель: студент группы

ИУ5-53 Целоусов И.А.

Проверил : Виноградов В.И.

Москва- 1999

Оглавление

Постановка задачи

Спроектировать вычислительное устройство для

выполнения следующих операций:

1) Деление

2) Сдвиг арифметический

3) Вычитание

4) Вычитание обратное

5) А & В

6) А V В

7) А & В

Операнды должны быть представлены в прямом коде. Проектируемое устройство должно взаимодействовать с другими устройствами посредством интерфейса "общая шина ". Пусть инициатором работы вычислительного устройства является устройство А. В этом случае устройство А выставляет на ША номер ВУ, одновременно на шинах управления выдается сигнал ПРГОТ. ВУ, адрес которого совпадает с адресом на шине ША ,при условии, что оно свободно, выдает сигнал ГОТ. По этому сигналу устройство А выдает на Ш вх. код операции , которая должна быть выполнена в ВУ и одновременно на шины управления сигнал КОП. По сигналу КОП ВУ принимает с входных шин код операции, формирует сигнал ЗАН и запускает микропрограмму соответствующей операции. Вывод данных из ВУ производится по сигналу РЕЗ. Устройство А подтверждает прием результата сигналом ПРРЕЗ. Отчет должен содержать обобщенную микропрограмму, закодированный граф микропрограммы, схему операционнойчасти, список переходов, матрицы соединений ПЛМ, спецификацию, список слов,список микроопераций, расчет числа машинных тактов, max частоты.

1.Микропрограммы машинных операций.

В соответствии с заданием и с учетом всех требований, предъявляемых к микропрограммам машинных операций в методических указаниях (т.е. наличие в микропрограммах блоков приема операндов с шины данных, выдачи результата на шину выхода, а также выдачи всех необходимых служебных сигналов), синтезируем микропрограммы всех машинных операций . На стр. рис. 1 изображены микропрограммы подключения (а) и отключения (б) вычислительного устройства к общей шине , а микропрограмма, реализующая арифметический сдвиг, изображена на стр. рис.2 . На стр. изображены микропрограммы, реализующие логические функции (рис. 3 ) , а также вычитание (стр. рис.4) и (стр. рис. 5 ) вычитание обратное . Микропрограмма, реализующая алгоритм деления, изображена на стр. рис.6.

2. Обобщенная микропрограмма

Обобщенная микропрограмма составляется на основании микропрограмм операций при условии, что вычислительное устройство должно выполнять все операции, перечисленные в постановке задачи (стр.3 ). Кроме того , вычислительное устройство должно взаимодействовать по общей шине с инициирующим устройством. Обобщенная микропрограмма работы ВУ , реализующая включение его в работу по запросу от управляющего устройства, загрузку кода операции и всех необходимых операндов, а также необходимые расчеты и выдачу результатов в соответствии с описанным в условии алгоритмом работы интерфейса приведена на стр. рис.7.

В микропрограмме предусмотрены микрооперации для формирования сигналов: ГОТ, ЗАПР, ЗАН, РЕЗ, ДЕЛ 0, ПП. Код операции и данные для работы микропрограммы принимаются с входной шины ШВХ, адрес ВУ – с шины адреса ША. Результат выполнения операции выдаётся на выходную шину ШВЫХ. Управляющие сигналы ПРГОТ, КОП, ДАННЫЕ и ПРРЕЗ, формируемые в устройстве А, должны используются в микропрограмме в качестве условий. Код операции используется в микропрограмме в качестве условий для выполнения заданной операции. При разработке обобщенной микропрограммы учитывалось то обстоятельство, что у микропрограмм отдельных операций имеются части, которые являются общими для нескольких микропрограмм. На основании этого в обобщенной микропрограмме некоторые части по возможности объеденены с целью сокращения общего числа тактов работы вычислительного устройства. в частности, такой способ сокращения числа тактов используется при загрузке операндов в регистры вычислительного устройства . При выполнении операции деления делимое загружается в виде слова двойной длины, которое подаётся сначала на старшую, (А 8:15) а затем на младшую (А 0:7) половины регистра А. При выполнении остальных операций в старшую половину регистра А ничего не загружается (там остаются нули).

3. Закодированный граф микропрограммы.

Закодированный граф микропрограммы (см. стр. рис.8 ) составляется на базе обобщенной микропрограммы (стр. ) и списка микроопераций (см. табл. 1 ) путем подстановки нужных управляющих сигналов Yв соответствии с текущей микрооперацией в каждый узел графа . Логические условия используются в этом графе в качестве условий перехода X. После этого всем узлам полученного графа присваивается индивидуальный порядковый номер - номер состояния q .

4. Списки слов, микроопераций, логических условий.

Для удобства обозначаем все условия перехода, используемые в обобщенной микропрограмме, буквой Х с номером. Также выписываем список слов, используемых в вычислительном устройстве. Список условий с пояснениями об их назначении приведен на стр. (знак « - » в нем означает инверсию сигнала. Список микроопераций (см. табл.1) составляется на основе данных из обобщенной микропрограммы и структурной схемы операционной части вычислительного устройства . При этом управляющие сигналы разбиваются на группы, каждая из которых принадлежит определенному элементу структурной схемы операционной части В.У.. Например, для АЛУ выделяется группа из шести управляющих сигналов (y1-y6) , для регистра А - группа из сигналов y7-y9 и так далее. В зависимости от комбинации из управляющих сигналов каждый операционный элемент производит определенные действия ( например, на АЛУ выполняются арифметические и логические операции , в то время как все регистры могут выполнять операцию параллельной загрузки , а некоторые из них - операцию сдвига вправо или влево). Некоторые из управляющих сигналов используются для установки триггеров флагов в нулевое или единичное состояние , при этом на каждый из триггеров флагов выделяется по два управляющих сигнала. Также имеются несколько групп управляющих сигналов для управления мультиплексорами , которые в зависимости от текущей микрооперации подают на регистры А и В соответствующие слова (с регистров С или В , или с шины входа) . В целом операционная часть построена на базе операционных элементов, которые не имеют в своем составе схем управления, что позволяет в значительной мере сократить расход микросхем при схемной реализации управляющей части вычислительного устройства. Кроме того , при такой методике сокращается число управляющих сигналов, т. к. для каждой отдельной микрооперации не выделяется собственный управляющий сигнал, а используется комбинация этих сигналов. В качестве примера отдельно рассмотрим работу АЛУ:

Всего с участием этого устройства реализуется порядка 11 микроопераций на каждую из которых понадобилось бы по управляющему сигналу , а при использовании комбинации из управляющих сигналов их необходимо всего 6 . Список микроопераций составляется также и с учетом специфики существующей элементной базы, например у большинства из выпускаемых регистров , которые позволяют применять операции последовательной и параллельной загрузки имеется два входа управления: SR и SL, при подаче единицы на один из них (в то время как на другом присутствует логический ноль) осуществляется сдвиг в соответствующую сторону, а при подаче единицы на оба эти входа осуществляется параллельная загрузка в регистр по фронту тактового импульса. Также у каждого из регистров имеется асинхронный вход сброса, который используется для обнуления информации, находящейся в регистре.

Все используемые микрооперации сгруппированы по операционным элементам в соответствии со списком микроопераций так, что если данный операционный элемент используется в текущей микрооперации, то в столбце таблицы 1 , который обозначен этим элементом, выписывается значение управляющего сигнала (0 или 1) . Если же данный операционный элемент не используется в текущей микрооперации, то в соответствующем столбце таблицы ничего не пишется. Таким образом, в каждой микрооперации используется сразу несколько операционных элементов.Микрооперации, которые используют одновременно один и тот же операционный элемент, являются несовместимыми , т.е они не могут быть выполнены одновременно ( за один такт работы вычислительного устройства ). Если микрооперации не используют один и тот же операционный элемент, то они совместимы и их можно выполнять одновременно – за один такт работы ВУ. Подробнее соответствие управляющих сигналов и операционных элементов рассмотрим ниже.

5. Анализ операционных элементов.

Арифметико – логическое устройство (АЛУ) имеет 16 разрядов и реализовано на четырех четырехразрядных микросхемах К155ИП3 , объединенных между собой по схеме последовательного переноса [ 3 ] (см. приложение) , при этом на вход микросхемы со старшими разрядами С0 подается сигнал переноса смикросхемы с младшими разрядами , в результате получается схема АЛУ на 16 разрядов. Входы А0 – А3 и В0 – В3 у этих микросхем – это входы данных для операндов А и В соответственно, а входы Е0 – Е3, М и С0 у четвертой микросхемы – это входы управления, они служат для выбора операции , которую АЛУ будет выполнять над операндами. Если на вход М подана лог. 1 , то АЛУ будет выполнять логические операции, в противном случае – арифметические. Управляющие сигналы для АЛУ - у1..у6. (см. приложение и список микроопераций).

Регистры А, В, С и D используются для хранения операндов, каждый из них реализован на двух микросхемах К155ИР13– реверсивных регистрах сдвига с параллельной загрузкой. У них имеется тактовый вход С, входы управления SR,SL, входы параллельной загрузки данных D1..D8, входы последовательной загрузки данных DL и DR при сдвиге влево и вправо соответственно, инверсный вход R сброса регистра в 0. При подаче лог. 1 на один из входов (SR или SL), в то время, как на другом присутствует лог.0, осуществляется сдвиг информации в соответствующую сторону. Если же на оба эти входа подается лог. 1 , то осуществляется параллельная запись информации в регистр. На регистр А подается пять управляющих сигналов – у7..у11, у7- это вход установки младшего разряда в состояние лог. 0 (для этого используется соответствующая комбинационная схема (см. обобщенную схему операционной части )), у8 – это вход параллельной загрузки старшего байта в регистр, у9 – вход SL для младшей восьмиразрядной части регистра, у10 –, у11 – соответственно вход сброса R. На регистр В подается два управляющих сигнала – у12 ..у13, у12- это объединенные входы SR, SL, у10 – вход установки знакового разряда в 0 . На регистр D подается шесть управляющих сигналов – у16..у21,у16 – это входной сигнал для сдвига влево с последовательной записью в регистр значения Зн А + Зн В, у17 – это входной сигнал для сдвига влево с последовательной записью в регистр значения лог. 1, у18 - это вход SL для младшей восьмиразрядной части регистра, у19 - это вход SR для младшей восьмиразрядной части регистра, у20 - объединенные входы SR, SL, для старшей восьмиразрядной части регистра используемые для управления параллельной загрузкой,у21- вход сброса регистра в 0. Регистр С используется для хранения результата и выдачи его на шину выхода Он реализован на двух ТТЛ – совместимых микросхемах К155ИР13. На регистр С подается два управляющих сигнала: у14 – объединенный вход SL двух микросхем, у15 - объединенный вход SR двух микросхем. Регистр F представляет собой одну микросхему К155ИР13 ,используется для хранения кода операции и параметров сдвига ( см. список слов) и имеет один объединенный вход управления параллельной загрузкой. Мультиплексоры регистров А и В – идентичны , каждый из них реализован на восьми сдвоенных мультиплексорах К555КП12 для обеспечения шестнадцатиразрядности . Микросхема К555КП12 – сдвоенный мультиплексор с двумя входами управления (1,2) ,инверсным входом стробирования (Е0) и информационными входами.(см. приложение). Сигналы у23,24 – для управления Ms(A), a у25,26 - для управления Ms(В). Мультиплексор шины выхода представляет собой две микросхемы К555КП11 – четырехразрядные мультиплексоры с двумя информационными входами и тремя состояниями на выходе (для обеспечения возможности работы других устройств с шиной выхода).Триггеры флагов Т1 – Т6 реализованы на трех микросхемах К555ТВ6 - сдвоенных JK – триггерах , которые используются как RS – триггеры. JK – триггер микросхемы К555ТВ6 имеет вход синхронизации (с), вход сброса R (инверсный) и информационные входы – J,K. Счетчик реализован на микросхеме К155ИЕ 7, представляющей собой реверсивный двоичный счетчик с параллельной загрузкой . В нем имеется : D1..D4 –информационные входы, -1 – вычитание1,+1 – добавление 1, L – вход параллельной загрузки , R - вход сброса. На счетчик подается четыре управляющих сигнала : у40 – сигнал параллельной загрузки, у41 сигнал для вычитания 1 из числа, которое хранится в счетчике, у42 – сигнал для сброса содержимогосчетчика в 0, у43 – сигнал для прибавления 1 к числу, которое хранится в счетчике.

6. Разработка структурной схемы операционной части.

Структурная схема операционной части вычислительного устройства (см. рис. на стр. ) разрабатывается на основании обобщенной микропрограммы (см. рис. на стр. ) и списка микроопераций (табл. ) с учетом того , что операционная часть должна реализовывать все микрооперации, которые имеются в списке микроопераций и в обобщенной микропрограмме . Также при разработке этой структурной схемы должны быть учтены возможности конкретных микросхем, которые в дальнейшем будут использованы при разработке функциональной схемы операционной части вычислительного устройства и необходимость выполнения некоторых служебных функций - выдача логических условий на входы устройства управления, декодирование кода операции, выработка сигналов сравнения (совпадения адреса устройства и адреса на адресной шине ), “захвата” - признака разрешения начала работы вычислительного устройства, а также выдача на шину выхода служебных флагов (ЗАПР, РЕЗ, ГОТ, ЗАН, ДЕЛ 0, ПП), триггеры установки этих флагов обозначены на структурной схеме как Т1 - Т6. Список логических условий см. на стр. , в нем все имеющиеся логические условия обозначены буквой Х с номером для удобства обозначений в дальнейшем на функциональной схеме. Также для удобства разработки структурной схемы записываем список слов, которые используются в вычислительном устройстве на стр. .

7. Функциональная схема операционной части.