RPZ_1 (Курсовой проект (готовый) вариант 61), страница 3

Схема формирования сигнала x1 состоит из триггерного регистра, схемы сравнения и логического элемента 3И.

Все выходные сигналы должны подключаться к шине через буферные регистры, имеющие выходы с тремя состояниями. Подключение их к шине производится по сигналу ЗАН.

8. Функциональная схема операционной части ВУ.

Функциональная схема операционной части проектируется на основе структурной схемы (п. 6), отдельных операционных элементов (п. 7), и справочной литературы.

Сначала разрабатываются на детальном уровне схемы управления отдельных операционных элементов, а также сами элементы. Затем операционные элементы сопрягаются друг с другом по схеме с общей шиной. Кроме того, необходимо спроектировать схемы, генерирующие осведомительные сигналы, которые поступают в управляющую часть.

Краткое описание реализации элементов структурной схемы в функциональной схеме операционной части:

• DD1 – мультиплексор регистра А.

• DD2 – сам регистр А.

• DD3 – регистр В. Для реализации сдвига сигнал со старшего разряда микросхемы DD3.1 поступает на последовательный вход микросхемы DD3.2, и наоборот младший разряд DD3.2 поступает на последовательный вход DD3.1.

• DD4 – Арифметико-логическое устройство. Для работы трех микросхем как единого АЛУ, сигнал переноса с выхода микросхемы, обрабатывающей младшие разряды, поступает на вход микросхемы, обрабатывающей старшие разряды.

• DD5 – регистр R.

• DD6 – Мультиплексор выхода. Имеет выходы с тремя состояниями. Когда на выходную шину не выдается результат, выходы переводятся в высокоимпедансное состояние.

• DD7 - регистр команд. К выходам регистра подключен дешифратор DD8, который выдает информационные сигналы B1-B7. Кроме того с выхода сигнал ы поступают на мультиплексор счетчика DD9 и формируют сигнал x8.

• DD10 – счетчик. Счетчик может загружаться из поля К(4:7), и декрементировать хранимое значение. К выходам счетчика подключен элемент DD11.2, который формирует информационный сигнал X5.

• DD12 – буферный выходной элемент, выходы которого могут находиться в трех состояниях. Необходим для того, чтобы разрывать связь с шиной, когда устройство не работает. Через первый элемент DD12.1 на выходную шину поступает сигнал ГОТ. Открытие выходов осуществляется также по этому сигналу. Через второй элемент выдаются сигналы ЗАН, ЗАПР, РЕЗ. Он управляется сигналом ЗАН. Такое разделение необходимо потому, что когда, по протоколу, выдается сигнал ГОТ, сигнал ЗАН еще не сформирован.

9. Список переходов.

Создание списка переходов производится путем перебора всех возможных переходов данного графа. При этом последовательно выписываются код исходного состояния, код следующего состояния, условия перехода между этими состояниями, управляющие сигналы, которые должны вырабатываться в исходном состоянии и сигналы возбуждения.

Список переходов приведен в приложении 7.

10. Программирование ПЛМ.

Программирование ПЛМ производится на основе таблицы переходов. Но сначала необходимо подсчитать необходимое число ПЛМ. Автомат имеет 28 состояний, т.е. для их представления требуется 5 бит. Тогда входных сигналов будет 5 бит на состояние + 16 информационных сигналов = 21. А выходных: 5 бит на состояние + 28 управляющих сигналов = 33.

Одна микросхема ПЛМ имеет 16 входов и 8 выходов. Для того, чтобы реализовать управляющий автомат на основе ПЛМ, решено разделить граф микропрограммы на две части. Делить будем по информационным сигналам на входе следующим образом:

ПЛМ-1

Информационные сигналы : x1, x2, x3, x4, x5, x6, x7, x8, x9.

Управляющие сигналы : y1, y2, y3.

Получаем 16 входов и 32 выхода.

ПЛМ-2

Информационные сигналы : В1-B7.

Управляющие сигналы : y4 – y11.

Получаем 12 входов и 7 выходов.

Т.о. мы получили набор из 5 ПЛМ, реализующих весь набор управляющих сигналов и сигналов состояний. Для реализации ПЛМ используем микросхемы К555ИП24.

Таблицы программирования ПЛМ приведены в Приложении 6.

11. Подсчет числа тактов, необходимых для выполнения каждой микрооперации.

Данная задача решается при помощи обобщенной микропрограммы.

Для подсчёта числа машинных тактов для определённой операции необходимо, «войдя» в микропрограмму виртуально выполнить весь набор микроопераций, необходимый для корректного выполнения данной операции. Во время виртуального выполнения операции, т.е. последовательного перемещения по вершинам графа микропрограммы с соблюдением логических условий, необходимо вести подсчёт пройденных вершин графа микропрограммы. Таким образом, будет получено число машинных тактов, необходимых для выполнения данной операции. Соответственно для получения максимального (или минимального) числа машинных тактов, необходимо взять «наихудшие» («наилучшие») в смысле выполнения данной операции операнды.

При расчетах время на ожидание сигналов X принимаем равным 0 тактов.

1. Умножение: T_min=11, T_max=24.

2. Сдвиг арифметический T_min=8, T_max=32.

3. Вычитание обратное: T_min =9, T_max =13.

4. Вычитание модулей: T_min =11, T_max =13.

5. Логические операции: T_min = T_max =9.

12. Расчет максимально возможной частоты работы вычислительного устройства.

Расчет максимально возможной частоты работы вычислительного устройства проводится на основании функциональной схемы операционного автомата и справочной литературы.

Для осуществления расчёта необходимо, сложить времена задержек микросхем, принимающих участие в реализации наиболее сложных функций (все эти функции присутствуют в формуле, которая располагается ниже в этом пункте – вычисление логического условия, управляющее устройство, операционное устройство). Времена задержек микросхем взяты из справочной литературы [5] (См. список литературы). Расчёт производится по следующей формуле:

T_min=T_лу+T_уу+T_оу, где:

Tmin - минимально возможная длина машинного такта,

T_лу - время, необходимое для вычисления логических условий,

T_уу - время, необходимое для выполнения своей задачи управляющим устройством,

T_оу - время, необходимое для выполнения своей задачи операционным устройством.

1. Возьмем схему выработки осведомительного сигнала x1.

ИСКЛЮЧАЮЩЕЕ ИЛИ  ИЛИ-НЕ  И-НЕ  И.

Т_лу=17 нс + 12 нс + 11 нс + 14 нс = 54 нс.

2. При работе УА используется цепочка.

РЕГИСТР К  ПЛМ1-5 ИЛИ … возврат на регистр К (повторение).

T_уу = 25 + 30 + 8 = 63 нс

1. При работе ОА возникает цепочка.

РЕГИСТР А  Модуль  АЛУ  АЛУ  АЛУ Регистр R.

T_оу =11 + 70 + 70 + 70 + 25 = 246 нс.

T_min = 54 нс + 63 нс + 246 нс = 363 нс.

F_max= 1 / T_min = 2.75 Мгц.

13. Заключение.

В результате проделанной работы было спроектировано вычислительное устройство. ВУ осуществляет взаимодействие с внешними устройством посредством шин данных (входной и выходной), адреса и управления. В ходе работы я абстрагировался от принципов работы внешних устройств, полагая взаимодействие с ними посредством выработки сигналов выставляемых внешним устройством на шины управления, тем самым, полностью сконцентрировавшись над изучением и применением на практике принципов работы отдельной «ячейки» сложной цифровой вычислительной машины. Спроектированное мною ВУ работает с числами в прямых кодах и осуществляет 7 микроопераций, запрограммированных для выполнения с помощью соответствующих микропрограмм

УА был разработан на базе ПЛМ, оптимально используя все выводы микросхем ПЛМ удалось довести их число до 5 (при 28 управляющих сигналах). В ходе работы я ознакомился на теории и практике с проектированием отдельных вычислительных устройств.

14. Список используемой литературы.

1. Конспект лекций по курсу «Архитектура ЭВМ» за IV и V семестры.

2. Справочник. Логические ИС серий КР1533, КР1554 . 2 тома., М., Бином, 1993, 400 стр.

3. Справочник. Интегральные микросхемы и их зарубежные аналоги. Серии КБ1502-К1563. Том 10. М.,Радиософт,2000г.