орлова (Архив готовых лабораторных работ)
Описание файла
Файл "орлова" внутри архива находится в папке "Архив готовых лабораторных работ". Документ из архива "Архив готовых лабораторных работ", который расположен в категории "". Всё это находится в предмете "электроника" из , которые можно найти в файловом архиве МГТУ им. Н.Э.Баумана. Не смотря на прямую связь этого архива с МГТУ им. Н.Э.Баумана, его также можно найти и в других разделах. Архив можно найти в разделе "лабораторные работы", в предмете "электроника и микропроцессорная техника" в общих файлах.
Онлайн просмотр документа "орлова"
Текст из документа "орлова"
Московский государственный технический университет
имени Н.Э. Баумана (МГТУ им. Н.Э. Баумана).
Отчёт по лабораторной работе №3
“Исследование регистров сдвига”
по курсу “Электроника и микропроцессорная техника (часть 2)”
Выполнил: студент группы БМТ2-62 Орлова О.А.
Москва, 2008.
Название работы: «Исследование регистров сдвига».
Цель работы: изучение принципов строения регистров сдвига, способов преобразования параллельного кода в последовательный и обратно, моделирование регистров сдвига и их экспериментальное исследование.
Теоретическая часть.
Регистром называется операционный узел ЦВМ, предназначенный для ввода, хранения, преобразования и вывода двоичного слова или его части. Регистр состоит из запоминающих элементов (триггеров) и логических элементов, обеспечивающих выполнение следующих операций:
-
прием слова из другого регистра, сумматора, счетчика и т. п.;
-
передача слова в другой регистр, сумматор, счетчик и т. п.;
-
преобразование прямого кода в обратный и наоборот;
-
сдвиг слова влево или вправо на требуемое число разрядов;
-
преобразование последовательного кода в параллельный и обратно;
-
поразрядные логические операции (умножение, сложение, сложение по модулю 2).
По способу ввода и вывода информации различают:
-
параллельные регистры (регистры памяти);
-
последовательные регистры (регистры сдвига);
-
параллельно-последовательные;
В параллельных регистрах ввод и вывод слова выполняется параллельным способом, т. е. все разряды слова передаются одновременно, каждый разряд по своей цепи.
В последовательных регистрах разряды слова предаются последовательно во времени, один разряд за другим, как при вводе, так и при выводе информации.
В параллельно-последовательных регистрах ввод слова осуществляется параллельным способом, а вывод – последовательным или наоборот.
В данной работе исследуются последовательные регистры (регистры сдвига). Согласно Заданию №1 на проведение лабораторной работы №3, необходимо, пользуясь исходными данными, приведёнными в Таблице 3, начертить функциональную схему четырехразрядного регистра сдвига, имеющего обратную связь с прямого выхода 4-го разряда на вход 1-го.
Таблица 3.
№ варианта | Тип триггера | Сдвиг | Исходное состояние |
10 | JK | Влево на 3 разряда | 0010 |
Проведем моделирование указанного выше (в Таблице 3) регистра сдвига и его экспериментальное исследование с помощью пакета Electronics Workbench v.5.12.
Схема 1. Регистр сдвига на JK-триггере, сдвигающий число ( 0010 ) влево на 3 разряда.
В данной схеме используются:
ключ (Switch) – переключатель типа однополюсного тумблера, управляемого нажатием назначенной клавиши клавиатуры (по умолчанию клавиши Space – пробел). Имя клавиши устанавливается в диалоговом окне на рис. 1. Находится на панели инструментов Basic.
Рис. 1. Окно установки клавиши управления ключом.
подтягивающий резистор (Pull-Up Resistor). Находится на панели инструментов Basic.
Логический анализатор (Logic Analyzer). Подробнее о логическом анализаторе см. Отчёт по лабораторной работе №1“Изучение основ работы с пакетом Electronics Workbench v.5.12”по курсу “Электроника и микропроцессорная техника (часть 2)”.
JK-триггер со входами предустановки (JK Flip-Flop Active Low Asynch Inputs). Находится на панели инструментов Digital.
В JK-триггере помимо тактового входа имеются входы J и K и установочные входы S / Set / (вверху) и R / Reset / (внизу). Частью JK-триггера является асинхронный RS-триггер.
Работа асинхронного RS-триггера определяется таблицей истинности (Таблица 4), в которой обозначены R и S-сигналы на входах триггера, Qn – выходной логический сигнал триггера до поступления входных сигналов, Qn+1 – выходной сигнал триггера после воздействия входных сигналов.
Таблица 4.
S | R | Qn+1 |
0 | 0 | Qn |
0 | 1 | 0 |
1 | 0 | 1 |
1 | 1 | Неопределенность |
Триггер называется асинхронным, потому что он переходит в новое состояние немедленно после поступления входного сигнала.
Рассмотрим Таблицу 4. При подаче сигнала 1 на S-вход S=1 (команда «включить») триггер переходит в состояние Qn+1=1. При поступлении сигнала 1 на R-вход (команда «выключить», R=1) устанавливается Qn=1. Следовательно, триггер является аналогом реле. Наряду с этим он служит элементом памяти, так как сохраняет информацию о последней из поступивших команд и при отсутствии новых команд на входах, т. е. при R=S=0, состояние триггера не изменяется. Естественно, что команда «включить – выключить» (S=R=1) является недопустимой: при таком сочетании входных переменных в RS-триггере возникает неопределенность, и это сочетание не используется. В момент, когда S=1 (при R=0), триггер переходит в состояние Q=1. В момент, когда R=1 (при S=0) триггер переходит в состояние Q=0. На приведенном ниже рисунке (рис. 2) показаны положения переключателей для установки триггера в состояние Q=0 (слева), Q=1 (в центре) и Qn+1=Qn / при этом состояние триггера не изменяется / (справа).
Работа JK-триггера описывается Таблицей 5. Как и RS-триггер, он сохраняет свое состояние при сигналах 0 на входах. Сигнал на входе J включает триггер: при J=1 устанавливается Qn+1=1. Сигнал на входе K выключает триггер: при K=1 устанавливается Qn+1=0. При входном сигнале J=K=1 начальное состояние триггера меняется на противоположное, что отличает его от RS-триггера, где аналогичная комбинация сигналов запрещена.
Таблица 5.
J | K | Qn+1 |
0 | 0 | Qn |
0 | 1 | 0 |
1 | 0 | 1 |
1 | 1 |
Примечание 1. Поскольку входы S и R триггера являются инверсными, то для установки Q=0 необходимо подать S=0 и R=1, а для установки Q=1 необходимо подать S=1 и R=0.
Рис. 2. Положения переключателей для установки триггера в состояние Q=0 (слева), Q=1 (в центре) и Qn+1=Qn / при этом состояние триггера не изменяется / (справа). Пояснения см. в тексте.
Таким образом, после установки начального состояния регистра в соответствии с вариантами Таблицы 3, следует переключателями 1,2,…,8 установить триггеры регистра в состояние, соответствующее случаю Qn+1=Qn (рис. 2, справа).
В результате подачи сигналов установки начального состояния регистра по входам НЕ-R и НЕ-S на его выходах получаем следующее:
Таким образом, исходное состояние регистра:
При поступлении первого импульса C в момент его фронта в каждом триггере записывается значение логического сигнала на его входе:
Регистр переходит в следующее состояние:
Поскольку имеется обратная связь с прямого выхода 4-го разряда на вход 1-го, то реализуется схема кольцевого сдвига двоичного числа ( 0010 ) по разрядам регистра при поступлении каждого последующего импульса C в момент его среза (напомним, что импульс C подается на тактовый вход триггера).
На приведенном ниже рисунке показаны временные диаграммы сигналов на каждом из четырех разрядов регистра, полученные с помощью пакета Electronics Workbench v.5.12.
Рис. 3. Временные диаграммы сигналов на каждом из четырех разрядов регистра (сверху вниз: , , , ).
Примечание 2. Для наблюдения сигналов на каждом из четырех разрядов регистра была использована схема, несколько отличающаяся от приведённой. Новый вариант схемы показан на рисунке 4.
Рис. 4. Вариант схемы для наблюдения сигналов на каждом из четырех разрядов регистра.
Согласно Заданию №2 на проведение лабораторной работы №3, необходимо изучить эффект гонок. Устойчивая работа регистра сдвига прекращается, когда длительность управляющих импульсов становится слишком маленькой. Для формирования импульсов короткой длительности в качестве линии задержки можно использовать цепь последовательно включенных логических элементов НЕ (в количестве 4 штук) и неидеальный элемент И (TTL–LS) – см. рис. 6. Схема для формирования импульсов короткой длительности. При этом полярность сигналов на входе и выходе линии задержки должна быть одинаковой.